一種基于FPGA的TD-SCDMA塊矩形交織器的設(shè)計(jì)與實(shí)現(xiàn)

基于TD-SCDMA系統(tǒng)的特點(diǎn)和交織原理提出一種交織器電路的設(shè)計(jì)思路,進(jìn)行了相關(guān)數(shù)據(jù)的分析,在QuartusⅡ8.0軟件平臺上,用verilog語言進(jìn)行了實(shí)現(xiàn),并對其進(jìn)行了編譯、功能仿真和時序仿真。用QuartusⅡ8.0軟件生成RTL門級電路,將實(shí)際生成電路與理論設(shè)計(jì)電路進(jìn)行比較,并配置到可編程邏輯器件EP1K30TC144-3進(jìn)行驗(yàn)證,測試結(jié)果表明本設(shè)計(jì)的正確性與有效性。

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