雷達系統(tǒng)的數(shù)字基帶和射頻域集成挑戰(zhàn)

可重新配置的雷達系統(tǒng)采用FPGA和DSP制式的數(shù)字技術(shù)。數(shù)字技術(shù)與射頻技術(shù)結(jié)合可以實現(xiàn)極高的靈活度，適應當前雷達應用對不同波形和配置的嚴苛需求。因此，基帶工程師團隊一直應用與射頻團隊不同的設計方法和測試工具。不同技術(shù)的結(jié)合為系統(tǒng)集成測試帶來了重大挑戰(zhàn)。

本文將介紹一個應用單一測量平臺應對上述挑戰(zhàn)的方法。該平臺能夠幫助雷達系統(tǒng)集成商方便地驗證和調(diào)試其設計。該方法支持在雷達發(fā)射機或接收機路徑中進行矢量信號分析儀(VSA)測量，以及結(jié)合邏輯分析儀測量FPGA硬件、結(jié)合示波器測量模擬中頻或射頻電平、結(jié)合信號(頻譜)分析儀測量射頻激勵器和接收機鏈路。三種儀器都可以導出捕獲的信號并輸入通用分析環(huán)境，以幫助設計人員查明混合信號鏈路任意點可能存在的問題，最終成功完成系統(tǒng)集成。

線性調(diào)頻雷達設計實例

脈沖壓縮是擴展雷達系統(tǒng)探測距離并提高分辨率的一個常用方法。對脈沖進行頻率或相位調(diào)制，脈沖每個部分都將具有各自獨特的頻率或相位編碼。借助獨特的頻率和相位分量，我們可以更輕松且更徹底地分離目標回波，排除回波信號頻域重疊的干擾。脈沖壓縮可以降低脈沖的峰值功率要求，并減少雷達脈沖被探測到的概率。在整個脈寬內(nèi)以“線性”方式對脈沖進行頻率調(diào)制是一種脈沖壓縮類型?！熬€性”頻率調(diào)制也稱為“線性調(diào)頻雷達”頻率調(diào)制。

使用安捷倫的SystemVue可以獲得高水平的雷達基帶設計(參見圖1)。生成I和Q矢量調(diào)制線性調(diào)頻雷達信號，進行四倍因數(shù)上采樣，應用根升余弦濾波并上變頻至數(shù)字中頻。使用SystemVue生成硬件描述語言(HDL)代碼，推動Xilinx Virtex-4 FPGA基帶設計的FPGA實現(xiàn)。

圖1：具有數(shù)字基帶功能的線性調(diào)頻雷達發(fā)射機部分。

然后，導出數(shù)字中頻信號并輸入數(shù)模轉(zhuǎn)換器。最后，生成的模擬中頻信號上變頻至射頻頻率，經(jīng)過功率放大器并由天線發(fā)射。

高級設計仿真

FPGA實現(xiàn)前可進行高級設計仿真。將仿真數(shù)字中頻信號輸入89600矢量信號分析(VSA)工具(結(jié)果如圖2所示)。在本例中，左上角面板顯示的是需要的頻率頻譜內(nèi)容，右上角面板顯示的是整個雷達脈寬內(nèi)的線性頻移，左下角面板顯示的是雷達脈沖幅度時域視圖，右下角面板顯示的是傳統(tǒng)的數(shù)字矢量調(diào)制實部視圖。四個視圖是比較真實硬件測得信號的“黃金標準”。

圖2：在VSA應用軟件中解調(diào)仿真數(shù)字中頻信號。

查看整個信號路徑

基帶設計采用FPGA方式實現(xiàn)，因此在矢量調(diào)制路徑中輸入不同信號并結(jié)合邏輯分析儀可以深入測試FPGA。測試設置如圖3所示。左側(cè)為邏輯分析儀，通過“飛線”將探頭連接至Digitech ExtremeDSP Xilinx Virtex-4平臺的0.1英寸頭引腳。飛線探頭可以為每個數(shù)字數(shù)據(jù)信號提供獨立的同軸連接。多個接地連接可以確保探測到的信號具有良好的完整性。

圖3：邏輯分析儀探測內(nèi)部FPGA信號(L),示波器探測數(shù)模轉(zhuǎn)換器輸出模擬中頻(R)。兩者都運行著VSA軟件。

右側(cè)為示波器，模擬中頻信號通過SMB連接器由DigiTech平臺的數(shù)模轉(zhuǎn)換器輸出，然后經(jīng)由一條同軸電纜進入示波器。請注意，Xilinx USB JTAG編程電纜用于連接Virtex-4 FPGA所在位置的JTAG鏈路。最終，JTAG連接將用于切換FPGA內(nèi)部的多路復用器，以通過內(nèi)部FPGA路由資源獲取所關(guān)注的信號。