Giga ADC 介紹及雜散分析

摘要

Giga ADC 是 TI 推出的采樣率大于 1GHz 的數(shù)據(jù)轉(zhuǎn)換產(chǎn)品系列，主要應(yīng)用于微波通信、衛(wèi)星通信以及儀器儀表。本文介紹了 Giga ADC 的主要架構(gòu)以及 ADC 輸出雜散的成因分析，以及優(yōu)化性能的主要措施。

1、Giga ADC 架構(gòu)及 TI 的 Giga ADC

1.1 Giga ADC 架構(gòu)演進(jìn)

Giga ADC 目前已經(jīng)廣泛的應(yīng)用于數(shù)據(jù)采集、儀器儀表、雷達(dá)和衛(wèi)星通信系統(tǒng);隨著采樣速率和精度的進(jìn)一步提高，越來(lái)越多的無(wú)線通信廠商開始考慮使用 Giga ADC 實(shí)現(xiàn)真正的軟件無(wú)線電。軟件無(wú)線電不僅可以簡(jiǎn)化接收通道設(shè)計(jì)，同時(shí)可以方便不同平臺(tái)的移植和升級(jí)，從而降低開發(fā)成本和周期。

Figure 1 列出了在使用各種采樣架構(gòu)下，采樣精度和采樣速率之間關(guān)系。隨著技術(shù)和工藝的發(fā)展，各種架構(gòu)可以支持的采速率在不斷的提升，但就目前的水平來(lái)看，要實(shí)現(xiàn) 1Gpbs 以上的采樣率，必須采用 Flash 或者折疊(Folding)架構(gòu)。

這主要是因?yàn)樵谄渌軜?gòu)中，都采用了反饋環(huán)路;這些反饋環(huán)路的傳輸延時(shí)限制了 ADC 速率的進(jìn)一步提升。例如在 pipeline 中，每一級(jí)都有一個(gè) DAC，用于把本級(jí)的數(shù)據(jù)輸出轉(zhuǎn)換成模擬信號(hào)，反饋給本級(jí)的模擬輸入，取差以后放大輸出給下一級(jí)。類似的限制也存在于 Subranging 或者 multi-step 架構(gòu)中，都需要一個(gè)反饋環(huán)路輔助判決。

另一方面，雖然目前業(yè)界最快的 ADC 架構(gòu)是 Flash 架構(gòu)，但一個(gè) N bit 的 flash ADC 需要2N-1 個(gè)比較器，當(dāng) N>= 8 時(shí)，比較器的數(shù)量將會(huì)非常龐大;而且隨著轉(zhuǎn)換精度的增加，后端的譯碼邏輯也會(huì)變得異常復(fù)雜;這些都會(huì)對(duì)芯片的體積和功耗造成很大的影響。

所以在 TI 的 Giga ADC 中，采用了折中的折疊(folding)架構(gòu)。事實(shí)上，折疊是和 flash 類似的架構(gòu)，不同的是，在折疊架構(gòu)中，輸入信號(hào)分別通過了粗分 ADC 和折疊電路+細(xì)分 ADC;折疊電路的理想傳輸特性為三角狀循環(huán)的折疊信號(hào)。以一個(gè) 8bit ADC 為例，粗分 ADC 輸出 3bit，細(xì)分 ADC 輸出5bit。如 Figure 2 和 Figure 3 所示，折疊電路共折疊了 8 次，將滿量程的輸入范圍等分為 8 段，分別對(duì)應(yīng) 3 位粗分 ADC 轉(zhuǎn)換產(chǎn)生的高位 bit(MSB);同時(shí)對(duì)上述折疊電路輸出信號(hào)進(jìn)行 5 位細(xì)化轉(zhuǎn)換得到低位 bit(LSB);最后高、低位數(shù)字碼合起來(lái)組成 8 位的數(shù)字輸出。

1.2 TI Giga ADC 產(chǎn)品介紹

TI 在過去的十年當(dāng)中，利用創(chuàng)新的 ADC 架構(gòu)和工藝技術(shù)，不斷的刷新業(yè)界 Giga ADC 的采樣速率和轉(zhuǎn)換精度，最新的產(chǎn)品已經(jīng)可以達(dá)到 5Gbps @ 7.6bit(LM97600)和 4Gpbs @ 12bit(ADC12D2000RF)。Figure 4 是目前 TI 全系列的 Giga ADC 產(chǎn)品：

2、TI Giga ADC 架構(gòu)介紹

本章節(jié)中將詳細(xì)討論 Giga ADC 的各個(gè)功能模塊。在實(shí)際應(yīng)用中，設(shè)計(jì)者一般都會(huì)采用 Folding + interpolation + calibration 的架構(gòu)，用于進(jìn)一步簡(jiǎn)化設(shè)計(jì)，降低功耗和提高精度。

上圖是一個(gè)典型的 folding-interpolation 架構(gòu)的 Giga ADC 框圖。在這類 ADC 中，為了解決模擬輸入端的匹配誤差和輸入偏置誤差，集成了一個(gè)校準(zhǔn)信號(hào)源，在不需要外部輸入的情況下，實(shí)現(xiàn)芯片的前臺(tái)校準(zhǔn)，使芯片達(dá)到最大性能。除此之外，還包括輸入的 buffer，采保電路，foldinginterpolation 電路以及比較器、encoder 和 LVDS 輸出電路。

2.1 Input mux

在 Figure 5 中可以看到，為了盡可能的把輸入鏈路上所有器件包含到校準(zhǔn)環(huán)路中，校準(zhǔn)信號(hào)的輸入開關(guān)加在了輸入電路的最 F 前端。這對(duì)開關(guān)電路的線性和帶寬提出了很高的要求。在 TI 的 Giga ADC電路中，采用了 constant Vgst NMOS pass-gate 電路，這種電路不僅寬頻帶內(nèi)導(dǎo)通電阻穩(wěn)定不變，失真小，而且功耗低。

電路校準(zhǔn)只在器件上電或者器件工作溫度發(fā)生明顯變化的時(shí)候才會(huì)發(fā)起，輸入校準(zhǔn)開關(guān)也只在這個(gè)時(shí)候才會(huì)導(dǎo)通。

2.2 Interleaved T/H

在高速 ADC 設(shè)計(jì)中，為了達(dá)到更高的采樣速率，采用了 interleaved 的架構(gòu)，即一個(gè)模擬輸入，輸入到兩個(gè)相同的 ADC 中，但這兩個(gè) ADC 的采樣速率相同，相位相反;最后芯片的數(shù)字部分把兩路 ADC 的輸出信號(hào)重新整合，達(dá)到了相對(duì)于每路 ADC 兩倍的采樣速率。將采樣保持電路放在第一級(jí) buffer 之后，主要是因?yàn)檫@一級(jí) buffer 降低了輸入信號(hào)的負(fù)載和 kickback 噪聲，方便寬帶匹配;同時(shí)降低了采保電路的工作頻率，使得采保電路和第二級(jí) buffer 的設(shè)計(jì)和功耗大大簡(jiǎn)化。

需要注意的是，在 interleaved 架構(gòu)中，兩路采樣保持電路和 buffer 的偏置和增益誤差，以及兩路采樣時(shí)鐘之間的相位誤差，都會(huì)給整個(gè) ADC 系統(tǒng) SNR 帶來(lái)很大的影響。在設(shè)計(jì)中，兩路電路采用了完全鏡像的設(shè)計(jì)，同時(shí)兩路電路都在校準(zhǔn)環(huán)路里，有效的降低了這些誤差帶來(lái)的性能惡化。

2.3 Preamplifier

預(yù)放大電路處于采保電路之后，比較器之前，包括第二級(jí)輸入 buffer，折疊內(nèi)插電路等。預(yù)放大電路的主要功能包括:輸入信號(hào)的放大，以降低電路偏置誤差對(duì)性能的影響;輸入信號(hào)的折疊處理，將輸入信號(hào)通過折疊電路分成若干部分，從而降低比較器的個(gè)數(shù);通過內(nèi)插電路增加信號(hào)過零點(diǎn)，減少折疊電路模塊。

2.3.1 第二級(jí)輸入 buffer

第二級(jí)輸入 buffer 的主要作用就是要把采保電路輸出的偽差分信號(hào)通過差分放大器轉(zhuǎn)換成真正的差分信號(hào)，以達(dá)到更好的電源抑制比和方便后級(jí)處理。第二級(jí) buffer 輸出的差分信號(hào)分成兩路，一路輸出給粗分轉(zhuǎn)換電路，用于判決輸入信號(hào)處于那一個(gè)折疊區(qū);一路輸出給細(xì)分轉(zhuǎn)換電路，輸出具體的轉(zhuǎn)換數(shù)據(jù)。

2.3.2 折疊電路

Figure 8 為一種實(shí)際折疊電路及其直流傳輸特性。Figure 8(a)中，輸入信號(hào) Vin 和 5 個(gè)量化參考電平 Va 、Vb 、Vc 、Vd 和 Vf ;5 個(gè)源極耦合對(duì)的漏極交替連接，通過負(fù)載電阻 R1 和 R2 的 I/V變換，形成一對(duì) 5 倍折疊(折疊率 F = 5)的差分折疊信號(hào) Vo + 與 Vo - ，如 Figure 8(b)所示。Figure 8(b)中，直流傳輸特性上差分輸出為零的點(diǎn)稱為過零點(diǎn)?？梢姡诉^零點(diǎn)附近，實(shí)際折疊電路的傳輸特性存在著一定的非線性區(qū)域。為解決非線性區(qū)域上輸入信號(hào)的量化問題，可采用兩個(gè)具有一定相位差的折疊信號(hào)，如 Figure 9 所示。它們之間的相位差保證了各自的非線性區(qū)域相互錯(cuò)開。

當(dāng)一個(gè)折疊輸出信號(hào)不是在線性區(qū)域范圍內(nèi)時(shí)，另一個(gè)折疊輸出信號(hào)恰好在線性區(qū)域內(nèi)，反之亦然。這種方法可以推廣到相位差更小的一組折疊信號(hào)的情況，以減小非線性區(qū)域的影響。直至，相鄰折疊信號(hào)的過零點(diǎn)只相距一個(gè)量化單位(LSB)時(shí)，每個(gè)與折疊電路連接的比較器只需檢出過零點(diǎn)。此時(shí)，折疊結(jié)構(gòu) ADC 不再要求折疊信號(hào)的線性區(qū)域范圍，只要求過零點(diǎn)的精度。

在折疊電路設(shè)計(jì)中，一級(jí)折疊電路折疊率不宜過高，這主要是因?yàn)?，如果一?jí)折疊率過高，那么這么多輸出通過長(zhǎng)的走線連接到一起輸出給下一級(jí)比較器，寄生電容對(duì)于后級(jí)的影響變得不可忽略。在TI 的 Giga ADC 中，一般采用多級(jí)折疊電路級(jí)連的方式，例如，如果要實(shí)現(xiàn)一個(gè)折疊率為 9 的電路，采用了兩級(jí)折疊級(jí)連，每級(jí)的折疊率是 3 ，如 figure10 所示。

2.3.3 內(nèi)插電路

直接利用折疊電路來(lái)產(chǎn)生所有2N個(gè)過零點(diǎn)，ADC 的功耗與輸入電容都很大。通常的解決辦法是采用折疊-內(nèi)插結(jié)構(gòu)，如 Figure11 所示。每?jī)蓚€(gè)折疊電路的輸出之間連接一個(gè)插值電阻串，利用插值電阻的分壓作用得到兩個(gè)折疊電壓信號(hào)之間的插值電壓。每個(gè)插值節(jié)點(diǎn)作為輸出，插值的數(shù)目稱為內(nèi)插率 I;Figure11 是當(dāng) I=4 的內(nèi)插結(jié)果，兩側(cè)為原始的由折疊電路產(chǎn)生的折疊信號(hào)，夾在其間的 3個(gè)信號(hào)是被節(jié)省的、由內(nèi)插電路產(chǎn)生的折疊信號(hào)。這樣，通過 4 倍的內(nèi)插，每 4 個(gè)折疊信號(hào)可以節(jié)省 3 個(gè)折疊電路。

通過折疊內(nèi)插電路的波形如下圖所示：

2.3.4 平均電路

前面提到，影響電路精度的主要誤差是差分信號(hào)的偏置誤差。降低差分電路的偏置誤差可以增加晶體管的面積。但由于在折疊電路中，偏置誤差不僅僅來(lái)自于差分電路，折疊電路中其它飽和支路的輸出電流也增加了整個(gè)電路的偏置誤差，簡(jiǎn)單的增加電路晶體管面積并不能有效的降低誤差。由于各個(gè)放大電路的偏置誤差是不相關(guān)的，這里采用了迭代的技術(shù)，使某一輸出節(jié)點(diǎn)的偏置誤差不僅僅取決于本身放大電路，還和相鄰其它并行放大電路輸出有關(guān)，偏置誤差通過放大電路輸出的迭代而隨機(jī)化，降低了整個(gè)電路的偏置誤差。

2.4 校準(zhǔn)電路

前面提到的各種設(shè)計(jì)電路有效的提高了 ADC 的線性性能和帶寬，但在 TI Giga ADC，仍然集成了校準(zhǔn)電路，用以進(jìn)一步優(yōu)化 ADC 的性能。這部分校準(zhǔn)電路包括 27 個(gè)高精度校準(zhǔn)電壓，采用輪詢的方式依次輸入到輸入級(jí)的開關(guān)，并根據(jù)校準(zhǔn)信號(hào)的輸出結(jié)果通過 DAC 調(diào)整預(yù)放大電路的偏置電流，達(dá)到校準(zhǔn)修正的結(jié)果。

通過 Figure5 可以看到，輸入級(jí)的 MUX 開關(guān)，采保電路，輸入 buffer 的偏置誤差以及折疊電路的偏置誤差等包括在校準(zhǔn)環(huán)路里，通過校準(zhǔn)不僅僅提高了放大電路的線性，而且提高了系統(tǒng)在interleave 模式下兩路 ADC 之間的一致性，改善了系統(tǒng)的雜散性能。

3、Giga ADC 雜散的分析

ADC 應(yīng)用中，輸出的雜散信號(hào)決定了 ADC 的動(dòng)態(tài)范圍。在傳統(tǒng)的流水線 ADC 中，起決定作用的主要是諧波雜散，即輸入信號(hào)的二次、三次或更高次諧波混疊進(jìn)入第一個(gè) Nyquist 區(qū)。除此以外， GigaADC 的 interleave 架構(gòu)帶來(lái)了其它雜散。如前文說(shuō)提到的，為了達(dá)到更高的采樣速率，每路 ADC 實(shí)際包括兩個(gè)子 ADC，這兩個(gè)子 ADC 工作在 interleave 模式下。在這種情況下，兩路子 ADC 之間的失配將會(huì)產(chǎn)生新的雜散信號(hào)?？傮w來(lái)說(shuō)，Giga ADC 的雜散主要分為三類雜散信號(hào)：1)interleave 雜散;2) 固定頻點(diǎn)雜散; 3)和輸入信號(hào)相關(guān)的雜散。

3.1 Interleave 相關(guān)的雜散

Interleave 模式，如 Figure7 所示，就是相同的輸入信號(hào)，輸入到兩個(gè)(或 N 個(gè))采樣率相同，但采樣時(shí)鐘相位相反(或相差 2π/N)的 ADC 中，從而達(dá)到采樣率增倍的目的。但由于兩路 ADC 不可能完全一致，存在一些失配，從而導(dǎo)致了一些輸出雜散的生成。這些失配包括偏置誤差、增益誤差以及采樣時(shí)鐘的相位誤差。

這里假定：

N：一路 ADC 中包含的子 ADC 個(gè)數(shù)

Fin： 輸入有用信號(hào)

Fnoise： 輸出的雜散信號(hào)

Fs：ADC 采樣時(shí)鐘

3.1.1 輸入偏置誤差

從 Figure13 可以看出，輸入偏置誤差帶來(lái)的雜散和輸入信號(hào)的幅度和頻率沒有關(guān)系，從頻域上看，均勻的分布在第一 Nyquist 區(qū)。由輸入偏置帶來(lái)的雜散固定的分布在公式一給出的各個(gè)頻點(diǎn)。

3.1.2 輸入增益誤差

采樣時(shí)鐘的相位誤差和輸入增益誤差帶來(lái)的雜散位置相同，但相位誤差輸出的雜散和輸入頻率有關(guān)，當(dāng)輸入頻率越高，誤差越大;而偏置誤差和增益誤差帶來(lái)的雜散和輸入頻率無(wú)關(guān)。

3.2 固定頻點(diǎn)雜散

相對(duì)于 interleave 雜散，固定頻點(diǎn)雜散和輸入信號(hào)的頻點(diǎn)無(wú)關(guān)，主要取決與系統(tǒng)時(shí)鐘，ADC 及子 ADC的采樣時(shí)鐘，數(shù)據(jù)輸出的隨路時(shí)鐘以及系統(tǒng)中其他時(shí)鐘源的耦合干擾。固定頻點(diǎn)雜散因?yàn)槲恢霉潭?，?yīng)用中很容易預(yù)判這些雜散，從而在系統(tǒng)設(shè)計(jì)中規(guī)避這些雜散存在的頻點(diǎn)。

3.2.1 采樣時(shí)鐘雜散

如 Figure 16 所示，當(dāng)四個(gè) ADC 工作在 interleave 模式下，四個(gè) ADC 的采樣率都是 Fclk，但相位相差 90 度，這樣整個(gè) ADC 通道的實(shí)際采樣率為 4*Fclk;輸出的頻譜中，在 Fclk 頻點(diǎn)處有一個(gè)固定的采樣時(shí)鐘雜散。這個(gè)主要是時(shí)鐘的泄露，采樣時(shí)鐘從芯片內(nèi)部或板上耦合到數(shù)據(jù)的輸出。

3.2.2 數(shù)據(jù)輸出的隨路時(shí)鐘

在 Giga ADC 中，數(shù)據(jù)的輸出是并行 LVDS 總線;同時(shí)這些總線可以 1:2 Demux 或者 Non-demux;在Non-demux，數(shù)據(jù)速率和采樣速率是一致的;在 Demux 模式下，數(shù)據(jù)速率降低一倍，但數(shù)據(jù)總線增加一倍。同時(shí)，Giga ADC 數(shù)據(jù)輸出的隨路時(shí)鐘可以是 DDR 或 SDR， 如下圖所示。在 Demux 和 DDR 同時(shí)使能的情況下，隨路時(shí)鐘 DCLK 只是采樣時(shí)鐘的 1/4，這個(gè)時(shí)鐘雜散可能出現(xiàn)在 Fs/4 的地方。

3.3 和輸入相關(guān)的雜散

前面提到，和輸入相關(guān)的雜散主要是輸入信號(hào)的奇偶次諧波混疊進(jìn)入 ADC 的第一 Nyquist 區(qū)。這類雜散主要通過外部的抗混疊濾波器加以濾除以及信號(hào)輸入端的匹配，差分兩端的平衡來(lái)優(yōu)化。這類雜散在傳統(tǒng)的 ADC 中已經(jīng)討論很多，這里就不再贅述。

3.4 雜散信號(hào)的優(yōu)化

為了達(dá)到最佳的輸出雜散性能，在 Giga ADC，主要采用了校準(zhǔn)環(huán)路，來(lái)優(yōu)化輸入電路的偏置誤差、增益誤差。如下圖所示，在校準(zhǔn)前后，ADC 的性能可以優(yōu)化 10dBc 以上。

同時(shí)，當(dāng) Giga ADC 工作在 DES mode，兩路采樣時(shí)鐘間的 skew對(duì)于 Fs/2- fin 的雜散非常重要;芯片提供了兩路采樣時(shí)鐘的 skew調(diào)整功能，可以通過寄存器的配置來(lái)降低 Fs/2 – fin 的雜散，如下圖所示。

除此之外，ADC 的外部輸入電路設(shè)計(jì)也需要盡量?jī)?yōu)化，確保兩路差分電路的平衡一致，阻抗的匹配。Giga ADC 提供了 DESI，DESQ，DESIQ，DESCLKIQ 等幾種 DES 模式下輸入結(jié)構(gòu);綜合輸入平坦度，插入損耗和最終的 ADC 性能測(cè)試結(jié)果，DESIQ 模式的性能最佳，并且推薦采用多層 Balun 和以下的輸入電路。

4、結(jié)論

本文主要介紹了 TI Giga ADC 采用的架構(gòu)，通過這一先進(jìn)的架構(gòu)，TI 實(shí)現(xiàn)了業(yè)界最高采樣率的12bit/10bit ADC,并被廣泛使用到了衛(wèi)星、雷達(dá)、微波等通信領(lǐng)域。同時(shí)本文也分析介紹了 Giga ADC 中的輸出雜散的形成原因，以及相應(yīng)的優(yōu)化措施。

5、參考資料

[1] ADC08D1520 Datasheet

[2] “Explicit Analysis of Channel Mismatch Effects in Time-Interleaved ADC Systems”, Naoki Kurosawa, etc. 2001, IEEE

[3] “A 1.8-V 1.6-GSample/s 8-b Self-Calibrating Folding ADC With 7.26 ENOB at Nyquist Frequency”, Robert C. Taft, etc. 2004, IEEE