時(shí)間交替ADC系統(tǒng)的實(shí)現(xiàn)

隨著現(xiàn)代信息處理系統(tǒng)逐漸向數(shù)字化、智能化和寬帶化的方向發(fā)展，ADC系統(tǒng)成為了眾多研究領(lǐng)域的瓶頸，如何在有效地提高系統(tǒng)采樣率的同時(shí)保持較高的采樣精度成為亟需解決的問題。除了通過工藝、電路結(jié)構(gòu)等方面的改進(jìn)設(shè)法提高單塊ADC的轉(zhuǎn)換速度外，通過時(shí)間交替采樣技術(shù)也是提高轉(zhuǎn)換速度的一種有效方法。時(shí)間交替采樣采用多片ADC對(duì)同一模擬輸入信號(hào)進(jìn)行并行交替采樣，從而能夠成倍地提高整個(gè)ADC系統(tǒng)的采樣率，同時(shí)整個(gè)采樣系統(tǒng)的采樣精度可基本保持不變。

本文設(shè)計(jì)了一個(gè)用兩片AD9480組成的時(shí)間交替ADC系統(tǒng)，電路主要包括前置放大、采樣時(shí)鐘信號(hào)產(chǎn)生、基于FPGA的數(shù)據(jù)采集控制與存儲(chǔ)等幾部分。時(shí)間交替ADC系統(tǒng)實(shí)現(xiàn)時(shí)的主要問題是由于每片ADC之間性能的不匹配，會(huì)不可避免地引入通道失配誤差，這些誤差的存在會(huì)導(dǎo)致采樣數(shù)據(jù)中出現(xiàn)雜波分量，嚴(yán)重影響系統(tǒng)性能。為此文章討論了誤差校正方案，針對(duì)三種主要的通道適配誤差即偏置誤差、增益誤差及采樣時(shí)間誤差，給出了校正方案，并在Matlab中對(duì)采集到的數(shù)據(jù)進(jìn)行了驗(yàn)證，結(jié)果表明經(jīng)過校正，通道誤差能得到較好的消除。

1 時(shí)間交替采樣系統(tǒng)

時(shí)間交替采樣系統(tǒng)的原理如下圖1所示，利用M片采樣率為fs/M的ADC以一個(gè)固定的時(shí)間間隔依次對(duì)同一個(gè)輸入模擬信號(hào)進(jìn)行并行交替采樣，相鄰ADC之間的采樣時(shí)間間隔為Ts=1/fs相位之間固定相差360/M度，如下圖2所示。最后，將每片ADC采樣數(shù)據(jù)拼接成一個(gè)總的采樣數(shù)據(jù)輸出。經(jīng)過以上的操作，整個(gè)采樣系統(tǒng)的采樣率可以達(dá)到fs，提高為單

片ADC采樣率的M倍。

本文設(shè)計(jì)的系統(tǒng)采用兩片采樣精度為8bit，最高采樣頻率為250MSPS的AD9480芯片。整個(gè)硬件電路的組成如下圖3所示，主要包括差分放大電路、采樣時(shí)鐘產(chǎn)生和分配電路、ADC采樣電路、FPGA控制電路及電源管理。

1)差分放大電路

前置差分放大電路采用ADI公司生產(chǎn)的AD8351芯片作為差分放大器，這款芯片具備低功耗、低失真、大寬帶的特點(diǎn);并且可以作為單端和差分變換不同增益比的差分輸出，其增益最大可以調(diào)到26 dB。設(shè)計(jì)中單端模擬輸入信號(hào)經(jīng)過差分放大電路后產(chǎn)生共模電平為1.9 V，電壓擺幅為350 mV的模擬LVDS差分信號(hào)。

2)時(shí)鐘產(chǎn)生和分配電路

時(shí)鐘產(chǎn)生和分配的設(shè)計(jì)是時(shí)間交替采樣技術(shù)實(shí)現(xiàn)的關(guān)鍵。設(shè)計(jì)中采用ADI公司的AD9518—3時(shí)鐘芯片，這款芯片自帶鎖相環(huán)PLL電路;輸出信號(hào)為L(zhǎng)VPECL類型高速差分信號(hào)，其最高頻率為1.6GHz;同時(shí)該時(shí)鐘芯片能夠產(chǎn)生三對(duì)時(shí)間交替時(shí)鐘信號(hào)通道，通道之間的時(shí)鐘偏斜在10 ps內(nèi)，且輸出的時(shí)鐘自身抖動(dòng)要小于225 fs，因此是一款十分理想的時(shí)鐘芯片。設(shè)計(jì)過程中利用其兩對(duì)時(shí)鐘通道產(chǎn)生幅度相同，相位相反的差分時(shí)鐘信號(hào)。

3)ADC采樣電路

ADC采樣電路采用的是AD9480芯片進(jìn)行設(shè)計(jì)，這款芯片最高采樣率為250MSPS，轉(zhuǎn)換輸出數(shù)字信號(hào)為8位，常溫下實(shí)際有效位數(shù)典型值可以達(dá)到7.6位，是一款十分優(yōu)秀的高性能模數(shù)轉(zhuǎn)換器。在其輸出端不僅輸出LVDS采樣數(shù)據(jù)，同時(shí)直接將輸入的差分時(shí)鐘做簡(jiǎn)單處理后也送到了輸出端，方便后期對(duì)采樣數(shù)據(jù)的處理。對(duì)于LVDS電平在高速電路PCB設(shè)計(jì)中，進(jìn)行了特殊的“蛇形”走線方式，以減小信號(hào)的反射串?dāng)_，同時(shí)在差分信號(hào)的接收端接入100歐姆的電阻以實(shí)現(xiàn)阻抗匹配。

4)基于FPGA的系統(tǒng)控制

采樣系統(tǒng)利用FPGA進(jìn)行時(shí)鐘芯片AD9518—3的寄存器配置以及對(duì)采樣數(shù)據(jù)進(jìn)行緩存和實(shí)時(shí)觀測(cè)，這里采用ALTERA公司Cyclone III系列的EP3C25Q240C8芯片作為控制單元，這款芯片是一款高性價(jià)比的FPGA芯片，工作電壓為1.2 V，內(nèi)部集成了24 624個(gè)邏輯單元;同時(shí)在芯片內(nèi)部有多達(dá)66個(gè)M9K存儲(chǔ)單元，可以被方便的配置成RAM、ROM、FIFO等，因此很容易地實(shí)現(xiàn)數(shù)據(jù)存儲(chǔ);另外芯片擁有多達(dá)149個(gè)的I/O引腳，內(nèi)嵌了4個(gè)鎖相環(huán)(PLL)，能夠滿足設(shè)計(jì)要求。

采用FPGA對(duì)整個(gè)系統(tǒng)控制的過程如下：FPGA上電復(fù)位后，對(duì)時(shí)鐘芯片AD9518—3寫入控制字以便完成時(shí)鐘芯片的寄存器配置，這里的配置過程即時(shí)鐘芯片產(chǎn)生兩路采樣時(shí)鐘的過程，經(jīng)過配置后，產(chǎn)生兩路大小相同，相位相反的差分LVPECL時(shí)鐘信號(hào);同時(shí)采樣時(shí)鐘接入到ADC采樣電路以控制采樣過程，經(jīng)過ADC采樣通道后的采樣數(shù)據(jù)和采樣時(shí)鐘同時(shí)通過異步FIFO處理，實(shí)現(xiàn)跨時(shí)鐘域的數(shù)據(jù)傳遞，選取的FIFO深度為256，并將數(shù)據(jù)緩存到FPGA中，并通過QuaitusII軟件中內(nèi)部嵌入式邏輯分析(SignalTap)實(shí)時(shí)觀測(cè)FPGA引腳的采樣數(shù)據(jù)，判斷采樣過程是否理想，對(duì)于不理想的數(shù)據(jù)需要重新進(jìn)行采樣;FPGA緩存的數(shù)據(jù)可進(jìn)一步送到上位機(jī)中進(jìn)行誤差分析和校正。

2 通道誤差的校正

對(duì)于理想的時(shí)間交替采樣系統(tǒng)，第k路采樣通道的輸出信號(hào)表達(dá)式為：xk(n)=x(nMTs+kTs)，其中k=0，1，2，…M-1，n為采樣點(diǎn)。然而在實(shí)際工程應(yīng)用中，由于不同通道的ADC的采樣特性不可能做到完全相同，會(huì)不可避免地產(chǎn)生通道失配誤差，即偏置誤差、增益誤差及采樣時(shí)間誤差。三種通道失配誤差的存在，將會(huì)大大降低系統(tǒng)的性能。設(shè)第k路采樣通道的偏置誤差為△ok，增益誤差為△gk，時(shí)間誤差為△tk，則實(shí)際采樣過程中輸出信號(hào)表達(dá)式為：

xk(n)=△gk·x(nMTs+kTs+△tk)+Aok，k=0，1，2，…N-1 (1)

對(duì)于頻率為f0的輸入信號(hào)，這3種誤差在頻域中的表現(xiàn)為：信號(hào)的頻譜點(diǎn)在ω0(ω0=2πf0)處，偏置噪聲的頻譜點(diǎn)在k·ωs/M(k=0，1，2，…M-1);增益誤差和時(shí)間誤差的頻譜點(diǎn)在±ω0+(ωs/M)k(k=0，1，2，…M-1)。當(dāng)采樣系統(tǒng)的輸入頻率和采樣通道數(shù)確定后這3種誤差在頻域中對(duì)應(yīng)的頻譜點(diǎn)都是確定，據(jù)此可以進(jìn)行有效的估算和校正。

這里通道誤差估算過程以第一個(gè)采樣通道作為參考，假設(shè)該通道不存在增益誤差和時(shí)間誤差，即△Ag0=1，△t0=0。設(shè)信號(hào)的采樣序列為x(n)，(n=1，2…N-1)，則可以得到序列x(n)的DFT變換為：

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