基于ARM7的高精度頻率計的設計

0 引言

頻率是人們工作和生活當中常用到的物理量之一。其中時間、速度等物理量都可以用頻率來表示。近年來隨著現(xiàn)代工業(yè)的發(fā)展，高精度的頻率計得到廣泛的重視與應用，比如各大高校和科研院所的實驗室需要用到的頻率計基準。但是目前能夠滿足高精度測量要求的頻率計結構復雜而且價格昂貴，因此設計一款精度高、成本低的頻率計就十分必要了。

直接計數(shù)法是過去經(jīng)常用到的測量頻率的方法。直接計數(shù)法包括兩種測量原理，一種測量原理是在閘門時間T不變的情況下，對被測頻率進行計數(shù)，通過所計的脈沖數(shù)N與T的比值求出相應的頻率值;另一種原理是在給定的一個被測信號周期內(nèi)對標準頻率進行計數(shù)，通過所計的數(shù)值N0與標準頻率值求出被測頻率。但它們都存在±1個字的計數(shù)誤差。測量精度低。其次是多周期同步測量法，此方法又叫作倒數(shù)計數(shù)器法。它是目前頻率測量中應用最為廣泛的測頻方法。多周期同步測量法的測量原理是在若干個給定的被測信號的周期中對標準頻率和被測頻率同時計數(shù)，根據(jù)所測得數(shù)值求出被測頻率。它讓不同的被測頻率與實際閘門同步，這樣就去除了被測頻率的±1個字的計數(shù)誤差，但標準頻率依然還存在±1個字的計數(shù)誤差。此外還有游標法和模擬內(nèi)插法，這兩種方法分別通過游標振蕩器和內(nèi)插器來減小±1個字的計數(shù)誤差，能夠達到很高的精度，但是儀器結構復雜而且成本很高。

本文利用相位檢測技術，通過捕捉標準信號和被測頻率的相位重合點，使這兩個頻率和實際閘門完全同步，從而消除了標準頻率和被測頻率中的±1個字的計數(shù)誤差，使測量中的精確度能夠達到10-10量級。但傳統(tǒng)頻率計的核心硬件設計大都使用16位單片機外接級聯(lián)的計數(shù)器，這樣不僅使電路復雜，引入不必要的誤差，無法保證測量精度，而且處理測量數(shù)據(jù)速度過慢，在當今科研工作中已經(jīng)無法達到科研人員的科研要求。本文在此基礎上通過選用32位處理器ARM7作為主控芯片，比傳統(tǒng)的16位單片機提高了控制系統(tǒng)和測量數(shù)據(jù)處理的速度。

1 相頻檢測法原理及誤差分析

在相位檢測法頻率測量中有一個重要的概念就是最大公因子頻率。它的倒數(shù)為最小公倍數(shù)周期Tp。最大公因子頻率的定義為：如果對于任意兩個頻率信號和f1和f2，當f1=M f0，f2=Nf0;其中M和N這兩個正整數(shù)沒有公共的約數(shù)，那么f0就是f1和f2之間的最大公因子頻率fp。兩個信號的量化相移分辨率設為，其公式如下：

在一個Tp周期中有M個f1的周期或者N個f2的周期T2。假設M>N且以f2的上升沿作為參考，那么量化后的f1和f2在一個Tp周期中有且只有N種相位差情況，并且每種情況在一個Tp周期中各不相同。若按大小表示則為

。當兩個信號相位差十分小時，稱之為相位重合點。相位檢測測頻的原理就是捕捉若干個相位重合點，在這些相位重合點之間有完整的整數(shù)倍標準信號和被測信號的周期，以此來設定實際的閘門時間。這樣就可以消除標準頻率和被測頻率中都存在±1個字的計數(shù)誤差。圖1為實際閘門生成的原理圖。

從圖1可以看出，當參考閘門打開之后，首個相位重合點到來時，實際閘門開始計數(shù)，當參考閘門閉合后首個相位重合點到來時，實際閘門閉合停止計數(shù)。當實際閘門開啟時，計數(shù)器開始分別對標準頻率和被測頻率計數(shù)，假設標準信號脈沖個數(shù)為N0，被測信號脈沖個數(shù)為Nx，那么被測信號頻率值為：

因為δQ要遠遠小于Tx和T0，所以此方法能夠獲得相當高的測量精確度。在多周期同步測量中的相對誤差與式(6)相同。其中的δN0=±1而δNx=0，所以此倒數(shù)計數(shù)器法在省略標準頻率的影響下測量相對誤差為：

由式(11)可知，被測信號的相對誤差由標準信號的周期的±1倍所引起。因此將被測頻率與標準頻率同時同步后測量的值要更精準。

2 硬件電路設計

圖2為相檢頻率計的整體框圖。由于被測信號要求最大測量頻率為10MHz，測量精度達到10-10量級，因此標準信號頻率精度要至少達到10-11量級。基于此本文選用安捷倫公司生產(chǎn)的恒溫晶振10811A作為標準頻率的輸出設備，其最大輸出頻率為10MHz，準確度優(yōu)于10-11。同時其具有體積小、便于產(chǎn)品設計的優(yōu)點，因此滿足設計要求。

其中頻率經(jīng)過信號調(diào)理電路的目的是對輸入的信號進行必要的整形與放大。它的輸入阻抗以及輸入電壓的靈敏度要高，以及能夠調(diào)理各種波形的周期性信號，其中良好的抗干擾能力也是必不可少的。因此本設計選擇應用比較器ADCMP604實現(xiàn)信號調(diào)理功能，將信號整形為方波信號。ADCMP604的延遲時間大約為1.6ns，與被測信號10MHz相比可以忽略不計。與此同時，電路在抑制共模干擾方面決定采用LVDS差分信號輸出來實現(xiàn)。電路圖如圖3所示。其中Vp端接被測信號，Vn端接地，當fx大于0時，Q端輸出為高電平，當fx小于0時，Q端輸出為低電平。

和Q是LVDS兼容差分輸出端。C1為去高頻噪聲電容，其值為0.01μF。C2為去耦電容，目的是為了保證比較門限的穩(wěn)定。LVDS差分信號接收端的匹配電阻R1值為100Ω。

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