基于LVDS技術(shù)的實(shí)時(shí)圖像測試裝置的設(shè)計(jì)
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1 LVDS技術(shù)簡介
LVDS技術(shù)的核心是采用極低的電壓擺幅高速差動傳輸數(shù)據(jù)，可以實(shí)現(xiàn)點(diǎn)對點(diǎn)或一點(diǎn)對多點(diǎn)的連接，具有低功耗、低誤碼率、低串?dāng)_和低輻射等特點(diǎn)，其傳輸介質(zhì)可以是銅質(zhì)的PCB連線，也可以是平衡電纜。LVDS在對信號完整性、低抖動及共模特性要求較高的系統(tǒng)中得到了越來越廣泛的應(yīng)用[1]。
圖1為LVDS器件單工通信基本原理框圖。它由一個(gè)驅(qū)動器、差分互連單元和一個(gè)接收器組成。驅(qū)動器和接收器主要完成信號電平和傳輸方式轉(zhuǎn)換，它不依賴于特定的供電電壓，很容易遷移到低壓供電的系統(tǒng)中去，而性能不變?；ミB單元包含電纜、PCB上差分導(dǎo)線對以及匹配電阻。
2 系統(tǒng)總體方案設(shè)計(jì)
系統(tǒng)采用USB接口電路實(shí)現(xiàn)計(jì)算機(jī)與FPGA的數(shù)據(jù)傳輸，以LVDS串行器與解串器構(gòu)建實(shí)時(shí)圖像的發(fā)送與接收電路。系統(tǒng)的原理框圖如圖2所示。
系統(tǒng)的工作原理為：計(jì)算機(jī)將控制命令及實(shí)時(shí)圖像數(shù)據(jù)經(jīng)由USB接口發(fā)送給FPGA，F(xiàn)PGA將實(shí)時(shí)圖像數(shù)據(jù)部分存儲到高速SRAM，然后根據(jù)控制命令將SRAM中數(shù)據(jù)傳送給LVDS串行器；另外，F(xiàn)PGA還需將回讀的實(shí)時(shí)圖像數(shù)據(jù)以20 MB/s的速度經(jīng)由USB接口發(fā)送給計(jì)算機(jī)進(jìn)行處理。
3 系統(tǒng)結(jié)構(gòu)組成及其實(shí)現(xiàn)
3.1 USB接口實(shí)現(xiàn)
本系統(tǒng)所使用的USB單片機(jī)選用Cypress公司開發(fā)的EZ-USB FX2芯片CY7C68013。該芯片集成了51單片機(jī)內(nèi)核、USB2.0收發(fā)器、串行接口引擎(SIE)、4 KBFIFO存儲器以及通用可編程接口等模塊，這些模塊則保證了CY7C68013可與外圍器件實(shí)現(xiàn)無縫的、高速的數(shù)據(jù)傳輸[2]。用戶在使用該單片機(jī)與外圍設(shè)備進(jìn)行數(shù)據(jù)傳輸時(shí)，只需直接利用GPIF接口來實(shí)現(xiàn)與外圍設(shè)備之間的邏輯連接，就可以進(jìn)行高速數(shù)據(jù)的傳輸。CY7C68013的GPIF接口有16位數(shù)據(jù)線，6個(gè)RDY信號和6個(gè)CTL信號。其中RDY信號為等待信號，GPIF可連續(xù)采樣RDY信號。通常用來等待指定信號的某個(gè)狀態(tài)出現(xiàn)，以確定GPIF下一步動作。CTL信號為控制輸出信號。通常用作選通信號、非總線輸出信號以及產(chǎn)生簡單的脈沖信號[3]。 CY7C68013在高速模式下,發(fā)送數(shù)據(jù)的碼率可達(dá)到480 Mb/s，因此可將20 MB/s的實(shí)時(shí)圖像數(shù)據(jù)實(shí)時(shí)地傳送給計(jì)算機(jī)[2]。
本系統(tǒng)的USB傳輸部分主要實(shí)現(xiàn)將計(jì)算機(jī)發(fā)出的控制命令及實(shí)時(shí)圖像數(shù)據(jù)發(fā)送給FPGA，并將回讀的實(shí)時(shí)圖像數(shù)據(jù)發(fā)送給計(jì)算機(jī)。計(jì)算機(jī)發(fā)送的命令信號通過CY7C68013的PE端口傳送給FPGA，實(shí)時(shí)圖像數(shù)據(jù)通過CY7C68013的GPIF接口發(fā)送給FPGA或上傳給計(jì)算機(jī)。由于USB與FPGA的傳輸速度不一致，所以還應(yīng)在FPGA中設(shè)置兩個(gè)軟FIFO，分別用于圖像數(shù)據(jù)的上傳與下發(fā)。
3.2 LVDS數(shù)據(jù)發(fā)送與接收部分
本系統(tǒng)采用美國TI公司的10位總線型LVDS芯片SN65LV1023A和SN65LV1224A實(shí)現(xiàn)實(shí)時(shí)圖像的高速數(shù)據(jù)傳輸和回采。兩者發(fā)送和接收10 bit并行數(shù)據(jù)的速率在10 MHz~60 MHz之間。由于數(shù)據(jù)在并串轉(zhuǎn)換時(shí)，SN65LV1023A會自動加上1位起始位和1位停止位,則串行數(shù)據(jù)發(fā)送的實(shí)際速率為120 Mb/s~792 Mb/s之間。LVDS串行器和解串器都需一個(gè)外部時(shí)鐘。只有這兩個(gè)外部時(shí)鐘頻率同步時(shí)，串行器和解串器才能正常通信。利用FPGA內(nèi)部時(shí)序邏輯，完全能夠解決工作時(shí)鐘頻率同步的問題。
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