基于LVDS技術(shù)的實時圖像測試裝置的設(shè)計
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實時圖像發(fā)送及接收電路如圖3所示。FPGA根據(jù)計算機控制命令先從高速SRAM中讀取1 B的數(shù)據(jù)，然后的將該字節(jié)外加兩位的識別位共10位的并行實時圖像數(shù)據(jù)輸出到SN65LV1023A，再將轉(zhuǎn)化后的高速串行差分信號經(jīng)高速電纜驅(qū)動器CLC006驅(qū)動后遠程傳輸。CLC006能在最高400 Mb/s數(shù)據(jù)速率下驅(qū)動75 Ω傳輸線，還具有可控的輸出信號上升沿和下降沿時間，能使傳輸引入的抖動最小。通過調(diào)整R25/R27和R26/R28的阻值為驅(qū)動器提供正常輸入信號。其值大小參考芯片資料接口連接部分選擇，它隨其輸入電平類型及阻抗傳輸線而改變。驅(qū)動器的信號輸出幅度隨著Rext-H與Rext-L間電阻值的增大而增大。為了實現(xiàn)信號的最優(yōu)化傳輸，將Rext-H與Rext-L之間電阻R36接為10 k?贅的可調(diào)電阻，根據(jù)實際情況調(diào)節(jié)R36阻值實現(xiàn)輸出信號幅度范圍的調(diào)整。本文引用地址：http://2s4d.com/article/195398.htm
由于傳輸線對信號有損耗，而且容易產(chǎn)生信號失真、畸變和碼元串擾等,本系統(tǒng)采用了自適應(yīng)電纜均衡器CLC014對遠程傳輸后接收到的數(shù)據(jù)進行均衡。CLC014具有同軸電纜和雙絞線的自動均衡、載波檢測與輸出靜音功能,適用數(shù)據(jù)速率范圍為50 Mb/s~650 Mb/s，且具有極低的抖動性能。
LVDS接收器在內(nèi)部雖然提供了針對輸入懸空、輸入短路以及輸入不匹配等情況下的可靠性設(shè)計，但是當驅(qū)動器三態(tài)或LVDS接收器沒有連接到驅(qū)動器上時，連接電纜會產(chǎn)生天線效應(yīng)，此時LVDS接收器就有可能開關(guān)或振蕩。為避免此種情況的發(fā)生，傳輸電纜采用雙絞屏蔽電纜；另外在電路設(shè)計上外加上拉和下拉電阻來提高LVDS接收器的噪聲容限。圖3中的R31為100 Ω的匹配電阻，R32和R30分別為提高噪聲容限的上拉和下拉電阻，阻值為1.5 kΩ。
FPGA主要通過控制LVDS串行器的TCLK、TCLK_R/F引腳以及LVDS解串器的RCLK、RCLK_R/F引腳實現(xiàn)數(shù)據(jù)的發(fā)送與接收。具體實現(xiàn)方法為：TCLK、RCLK引腳由FPGA分配同一時鐘(時鐘頻率為20 MHz)，在時鐘的上升沿，F(xiàn)PGA先將從高速SRAM中讀取的1 B的數(shù)據(jù)發(fā)送出去，另外在FPGA接收到1 B的數(shù)據(jù)后，先將其存入內(nèi)部FIFO中，當FIFO中的數(shù)據(jù)達到512 B后通知USB單片機讀取數(shù)據(jù)，然后發(fā)送到計算機。
4 實驗結(jié)果
圖4與圖5分別為系統(tǒng)以20 MB/s的速度發(fā)送和接收的一幀512×512 B(每字節(jié)表示一個像素點)圖像數(shù)據(jù),分析結(jié)果表明發(fā)送與接收的圖像數(shù)據(jù)完全一致，滿足系統(tǒng)的設(shè)計要求。
采用LVDS技術(shù)與FPGA相結(jié)合的方法，實現(xiàn)了彈載圖像采集設(shè)備與地面測試臺之間高速數(shù)據(jù)傳輸，系統(tǒng)的傳輸速率可達到20 MB/s,并且提高了系統(tǒng)的可靠性和集成度。另外，整個系統(tǒng)的時序均由FPGA控制實現(xiàn)，具有很強的重構(gòu)性。本設(shè)計已成功應(yīng)用于某CCD圖像采集設(shè)備的測試中，系統(tǒng)工作性能穩(wěn)定。
參考文獻
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