多總線融合式通用自動(dòng)測(cè)試系統(tǒng)設(shè)計(jì)

1．3 轉(zhuǎn)接口設(shè)計(jì)
要實(shí)現(xiàn)PC／104主機(jī)與外界的通訊，轉(zhuǎn)接口的設(shè)計(jì)是其中非常重要的環(huán)節(jié)之一。而在本方案中PC／104總線轉(zhuǎn)MXI總線接口的設(shè)計(jì)好壞是關(guān)乎著整個(gè)系統(tǒng)能否實(shí)現(xiàn)高速測(cè)試的關(guān)鍵。復(fù)雜可編程邏輯器件(CPLD)幾乎適用于所有的陣列和各種規(guī)模的數(shù)字集成電路，它以其編程方便、集成度高、速度快、價(jià)格低等特點(diǎn)越來(lái)越受到設(shè)計(jì)者的歡迎。轉(zhuǎn)接口的設(shè)計(jì)采用CPLD即可完成要求。接口設(shè)計(jì)方案如圖3所示。

通過(guò)對(duì)PC／104總線和所選總線的時(shí)序、信號(hào)、地址、數(shù)據(jù)等方面的需求分析，用CPLD設(shè)計(jì)接口模塊，實(shí)現(xiàn)總線握手和數(shù)據(jù)傳輸功能。C-PLD部分電路原理如圖4所示。

PC／104使用的總線資源主要是I／O控制和中斷，具體信號(hào)如下：A[0..19]是PC／104的10位地址總線；D[0..7]是PC／104的8位雙向數(shù)據(jù)總線；IOR，IOW分別是總線I／O端口讀、寫信號(hào)；AEN是允許DMA控制地址總線、數(shù)據(jù)總線和讀寫命令線進(jìn)行DMA傳輸以及對(duì)存儲(chǔ)器和I／O設(shè)備的讀寫；IOCHRDY是I／O就緒信號(hào)，I／O通道就緒為高；SYSCLK是系統(tǒng)時(shí)鐘信號(hào)，使系統(tǒng)與外部設(shè)備保持同步；IRQ3是中斷信號(hào)。PC104部分電路原理如圖5所示。

1)數(shù)據(jù)傳輸(PC／104→MXI) PC／104需要傳送數(shù)據(jù)時(shí)，PC／104置位AEN信號(hào)，通過(guò)發(fā)送地址與數(shù)據(jù)總線向CPLD發(fā)送數(shù)據(jù)，此時(shí)IOW引腳置低電平(有效)。當(dāng)CPLD接收到正確數(shù)據(jù)后，驅(qū)動(dòng)MXIbus的地址選通信號(hào)AS，獲取地址信息后，再驅(qū)動(dòng)MXI的數(shù)據(jù)選通信號(hào)DS，置位讀寫信號(hào)WR取走數(shù)據(jù)，通過(guò)MXI的應(yīng)答信號(hào)DTACK來(lái)判斷數(shù)據(jù)是否傳輸完畢，完畢則發(fā)送下一個(gè)數(shù)據(jù)，MXIbus采用的是地址數(shù)據(jù)總線復(fù)用形式。
2)數(shù)據(jù)傳輸(MXI→PC／104) 當(dāng)MXI向CPLD傳送數(shù)據(jù)時(shí)，置位AS，驅(qū)動(dòng)數(shù)據(jù)選通信號(hào)DS，并且WR有效，發(fā)送數(shù)據(jù)。CPLD收到數(shù)據(jù)后，通過(guò)IRQ3向PC／104發(fā)送中斷申請(qǐng)，PC／104收到中斷信號(hào)后，首先置位AEN，然后IOR變低電平，從CPLD寄存器口地址讀取數(shù)據(jù)。