采用帶有收發(fā)器的全系列40-nm FPGA 和ASIC 實現(xiàn)創(chuàng)

注釋：
(1) 低功耗(LP)/ 高性能(HP)
(2) 支持-2 內(nèi)核和-3 I/O 速率等級。支持PCIe Gen1 和Gen2 x8。
(3) 未定的特性
M144K 0 16C64 16C64 22C64
M9K 87C950 462C1,280 462C1,280 936C1,280
MLAB 存儲器0.2MC3.2M 0.8MC6.5M 0C1.625M (2) 2.8MC6.4M
DSP 模塊56C736 384C1288 0C1,288 (2) 832C1,288
模擬PLL 4C6 3C12 2C8 8C12
I/O 150C610 368C904 368C736 636C754
真LVDS (3) 32C144 28C98 28C88 44
仿真LVDS TBD 128C256 128C256 192C256
收發(fā)器4C16 8C48 8C36 36C48
抗SEU 是是是是
設(shè)計安全性是是硬線連接是
表3. Altera 器件功耗和性能
功耗和性能Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT
可編程功耗技術(shù)(1) 僅LP LP/HP 不需要LP/HP
性能
速率等級-4, -5, -6 -2/-2x (2), -3, -4 N/A -1, -2, -3
時鐘500 MHz 600 MHz 600 MHz 600 MHz
DSP 350 MHz 550 MHz 495 MHz 550 MHz
內(nèi)部存儲器390 MHz 550 MHz 500 MHz 550 MHz
LVDS
I/O 1 Gbps 1.6 Gbps 1.25 Gbps 1.6 Gbps
DPA 是是是是
存儲器
DDR 200 MHz 200 MHz 200 MHz 200 MHz
DDR2 300 MHz 400 MHz 400 MHz 400 MHz
DDR3 300 MHz 533 MHz 533 MHz (3) 533 MHz
QDRII 250 MHz 350 MHz 350 MHz 350 MHz
QDRII+ TBD 350 MHz 350 MHz 350 MHz
RLDRAMII TBD 400 MHz 400 MHz 400 MHz
表2. Altera 器件的體系結(jié)構(gòu)組成
組成Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT
采用帶有收發(fā)器的全系列40-nm FPGA 和ASIC 實現(xiàn)創(chuàng)新設(shè)計Altera 公司
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表4 主要介紹了高速收發(fā)器特性和性能。

注釋：
(1) 初步數(shù)據(jù)，有可能會改變。
(2) 0°C - 100°C
表5 列出了每一產(chǎn)品系列支持的協(xié)議和數(shù)據(jù)速率。

表4. Altera 的高速收發(fā)器特性和性能
特性Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT (1)
3G 收發(fā)器4C16 8C48 8C36 36C48
6G 收發(fā)器N/A 8C48 8C36 36C48
8.5G 收發(fā)器N/A 0C32 N/A 24C32
10G 收發(fā)器N/A N/A N/A 12C24
收發(fā)器總數(shù)4C16 8C48 8C36 36C48
最大數(shù)據(jù)速率(Gbps)
商用3.75 8.5 6.5+ 11.3
工業(yè)3.125 6.5 6.5 11.3 (2)
面向PCIe 的硬核IP 1 1C4 2 1 (1)
Gen Gen1 Gen1 和Gen2 Gen1 和Gen2 Gen1 和Gen2
通道寬度x1, x2, x4, x8 x1, x2, x4, x8 x1, x2, x4, x8 x1, x2, x4 (1)
均衡是是是是
預加重是是是是
ADCE N/A 是是是(1)
DFE N/A 是是是(1)
背板是是是是
最大數(shù)據(jù)速率3.75 Gbps 6.5 Gbps 6.5 Gbps 6.5 Gbps
表5. Altera 的高速協(xié)議和數(shù)據(jù)速率( 每通道Gbps)
協(xié)議Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT
3G SDI 2.97 2.97 2.97 2.97
SDI SD/HD 0.27/1.485 0.27/1.485 0.27/1.485 -
ASI 0.27 0.27 0.27 -
基本( 專用) 0.6-3.75 0.6-8.5 0.6C6.5 2.488C11.3(1)
CEI-6G/SR/LR - 4.976C6.375 4.976C6.375 4.976C6.375
CPRI 0.6144, 1.2288, 2.4576,
3.072
0.6144, 1.2288, 2.4576,
3.072
0.6144, 1.2288, 2.4576,
3.072
3.072
10G 以太網(wǎng)(XAUI) 3.125 3.125 3.125 3.125
10G 以太網(wǎng)(XFI, SFI) - - - 10.3125
40G,100G 以太網(wǎng)- - - 10.3125
GbE 1.25 1.25 1.25 1.25( 基于LVDS)
光纖通道- 1.0625, 2.125, 4.25, 8.5 1.0625, 2.125, 4.25 4.25, 8.5, 10.51875(2)
GPON 1.244 上行鏈路，
2.488 下行鏈路
1.244 上行鏈路，
2.488 下行鏈路
1.244 上行鏈路，
2.488 下行鏈路
2.488 下行鏈路
G.709 OTU-2 - - - 10.7
支持FEC 的OTN 10GbE - - - 11.1,11.3
HiGig+ 3.75 3.75 3.75 3.75
HyperTransport 3.0 - 0.4, 2.4, 2.8, 3.2 0.4, 2.4, 2.8, 3.2 2.8, 3.2
Altera 公司 采用帶有收發(fā)器的全系列40-nm FPGA 和ASIC 實現(xiàn)創(chuàng)新設(shè)計
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注釋：
(1) 10G 基本( 專用)
(2) 10G 光纖通道
(3) 包括SFI-4.2 和SFI-5.1
(4) 10G SONET/SDH OC-192/STM-64
結(jié)論
提高帶寬和數(shù)據(jù)速率需要更多、更快的收發(fā)器。各種標準、優(yōu)異的背板信號完整性和協(xié)議要求推動了數(shù)字器件的收發(fā)器創(chuàng)新發(fā)展。為滿足不同市場和應用的各類需求，數(shù)字器件必須在密度和特性上達到最佳組合，同時滿足性能、功耗和成本目標。Altera 的40-nm 收發(fā)器FPGA 和ASIC 技術(shù)創(chuàng)新以及重新使用已有技術(shù)滿足了這些需求，提供了最全面的收發(fā)器定制邏輯系列產(chǎn)品。
采用了相同的成熟收發(fā)器體系結(jié)構(gòu)來開發(fā)Altera 所有的40-nm 收發(fā)器FPGA 和ASIC，這種體系結(jié)構(gòu)適合寬帶串行接口應用。在每一器件中，針對目標應用優(yōu)化了集成收發(fā)器模塊。Arria II GX FPGA 是低功耗、高性價比FPGA 系列，大大簡化了3.75-Gbps 收發(fā)器解決方案的實現(xiàn)。Stratix IV GX FPGA 是高性能器件，具有530K LE 和高級收發(fā)器，提供較大的存儲器帶寬。Stratix IV GT FPGA 是唯一集成了11.3-Gbps 收發(fā)器的FPGA，適合40G 和100G 應用。HardCopy IV GX ASIC 是封裝和引腳與Stratix IV GX FPGA 相匹配的ASIC，有助于降低帶有嵌入式收發(fā)器ASIC 設(shè)計的風險和總成本。此外，所有Altera 的定制邏輯器件都具有效能優(yōu)勢，包括統(tǒng)一全面的設(shè)計軟件，一組通用知識產(chǎn)權(quán)(IP) 內(nèi)核，并提供各種參考設(shè)計和設(shè)計實例。

表5. Altera 的高速協(xié)議和數(shù)據(jù)速率( 每通道Gbps)

協(xié)議Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT
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版權(quán) 2009 Altera 公司。保留所有版權(quán)。Altera、可編程解決方案公司、程式化Altera 標識、專用器件名稱和所有其他專有商標或者服務標記，除非特別聲明，均為Altera 公司在美國和其他國家的商標和服務標記。所有其他產(chǎn)品或者服務名稱的所有權(quán)屬于其各自持有人。Altera 產(chǎn)品受美國和其他國家多種專利、未決應用、掩模著作權(quán)和版權(quán)的保護。Altera 保證當前規(guī)范下的半導體產(chǎn)品性能與Altera 標準質(zhì)保一致，但是保留對產(chǎn)品和服務在沒有事先通知時的變更權(quán)利。除非與Altera 公司的書面條款完全一致，否則Altera 不承擔由使用或者應用此處所述信息、產(chǎn)品或者服務導致的責任。Altera 建議客戶在決定購買產(chǎn)品或者服務，以及確信任何公開信息之前，閱讀Altera 最新版的器件規(guī)范說明。
101 Innovation Drive
San Jose, CA 95134

詳細信息
致謝
■ Bernhard Friebe，產(chǎn)品營銷經(jīng)理， Altera 公司。
■ Rishi Chugh，產(chǎn)品營銷經(jīng)理，低成本FPGA， Altera 公司。
■ Kevin Cackovic，戰(zhàn)略營銷高級經(jīng)理，通信業(yè)務部， Altera 公司。
■ Martin Lee，戰(zhàn)略營銷高級經(jīng)理，通信業(yè)務部， Altera 公司。
■ Martin Won，技術(shù)組資深成員，產(chǎn)品營銷， Altera 公司。
■ Mike Peng Li，博士，首席設(shè)計師/ 高級工程師，產(chǎn)品工程， Altera 公司。
■ Sergey Shumarayev，工程主管，模擬設(shè)計組， Altera 公司。