FPGA實(shí)現(xiàn)IRIG-B(DC)碼編碼和解碼的設(shè)計(jì)

FPGA完成這個(gè)時(shí)刻的B碼編碼后，會(huì)立即不斷地搜索下一個(gè)pps_in的上升沿，GPS模塊每秒都會(huì)觸發(fā)pps_in的上升沿，一旦發(fā)現(xiàn)pps_in上升沿，馬上進(jìn)入下一秒的編碼。這樣編程的好處是B碼大致上可以與1 pps同步，延遲少且方便測(cè)試。FPGA對(duì)IRIG-B碼秒信號(hào)的編碼仿真波形如圖4所示。

如上圖所示，第1行信號(hào)是40 MHz的晶振時(shí)鐘；第2行信號(hào)是輸入信號(hào)pps_in；第3行信號(hào)是復(fù)位信號(hào)，低電平有效；第4行信號(hào)是分頻后的時(shí)鐘信號(hào)5 MHz；第5行是輸入秒信號(hào)，此時(shí)秒信號(hào)sec bcd[7．．0]為8位二進(jìn)制數(shù)10001000；最后一行信號(hào)是B碼的編碼信號(hào)。當(dāng)pps_in上升沿到來(lái)時(shí)，FPGA對(duì)B碼在5 MHz時(shí)鐘的上升沿處立即產(chǎn)生高電平，首先是B碼輸出位置識(shí)別標(biāo)志Pr(高電平8 ms，低電平2 ms)，接著8位二進(jìn)制的秒信號(hào)從低位至高位輸出，實(shí)現(xiàn)計(jì)數(shù)器計(jì)數(shù)編碼，放大波形可以知道，此時(shí)B碼與pps_in有100 ns的滯后，100ns的延遲對(duì)時(shí)序同步影響很小，可以忽略不計(jì)。然后FPGA根據(jù)狀態(tài)機(jī)的狀態(tài)運(yùn)行，直到下一個(gè)pps_in上升沿來(lái)臨。

3 IRIG-B碼解碼
解碼部分的設(shè)計(jì)采用兩個(gè)時(shí)鐘來(lái)處理，晶振的時(shí)鐘為40 MHz，通過(guò)分頻，可以得到一個(gè)是10 kHz的時(shí)鐘，和一個(gè)10 MHz的時(shí)鐘。先采用10 kHz的時(shí)鐘，當(dāng)連續(xù)監(jiān)測(cè)到2個(gè)脈寬為8 ms的位置標(biāo)示信號(hào)時(shí)，啟動(dòng)1個(gè)計(jì)時(shí)器，當(dāng)計(jì)時(shí)器計(jì)時(shí)到990 ms時(shí)，產(chǎn)生1個(gè)使能信號(hào)EN，這個(gè)信號(hào)是傳遞給高頻時(shí)鐘的監(jiān)測(cè)使能信號(hào)。接著計(jì)時(shí)器清零，等待下一次監(jiān)測(cè)到連續(xù)2個(gè)脈寬為8 ms的信號(hào)出現(xiàn)時(shí)，計(jì)時(shí)器重新開(kāi)始計(jì)時(shí)。
如果只采用高頻時(shí)鐘的話，要監(jiān)測(cè)2個(gè)脈寬為8 ms的信號(hào)與計(jì)時(shí)將會(huì)非常浪費(fèi)邏輯資源。所以在前一部分的監(jiān)測(cè)與計(jì)時(shí)用低頻時(shí)鐘進(jìn)行；在準(zhǔn)時(shí)對(duì)應(yīng)的上升沿來(lái)臨前2 ms為高頻時(shí)鐘部分提供1個(gè)使能信號(hào)；高頻時(shí)鐘處理部分接收到此使能信號(hào)EN后再監(jiān)測(cè)B碼的PR的上升沿，當(dāng)監(jiān)測(cè)到PR為高電平后，發(fā)出1個(gè)脈沖1 pps。經(jīng)過(guò)這樣的處理，就能精確的提取出1 pps信號(hào)以及與1 pps精確同步的10 MHz脈沖信號(hào)。1 pps對(duì)時(shí)信號(hào)的提取如圖5所示。