ETC中FM0解碼器的設(shè)計

摘要：FM0編碼以其便于位同步提取、頻譜帶寬較窄、實(shí)現(xiàn)電路簡單而在ETC中得到廣泛的應(yīng)用，線路FM0解碼模塊是ETC系統(tǒng)基帶電路重要組成部分，本文基于ETC系統(tǒng)中車載單元(On board unit，OBU)與路邊單元(Road sideunit，RSU)之間的短距離雙向通信，以提高FM0解碼速度的目的，根據(jù)FM0鳊碼原則，在FPGA軟件環(huán)境下用高級硬件描述語言VHDL實(shí)現(xiàn)FM0解碼器設(shè)計，給出程序代碼，在Quartus II環(huán)境下仿真，并通過邏輯分析儀觀察波形。同等功能下，解碼時間是圖形輸入法的五分之一。
關(guān)鍵詞：FM0；短距離通信；VHDL；FPGA；數(shù)據(jù)解碼

電子不停車收費(fèi)系統(tǒng)(ETC)興起于80年代，主要適用于道路、大橋和隧道收費(fèi)站，由于過往車輛通過收費(fèi)站時無須停車便能夠?qū)崿F(xiàn)自動收費(fèi)，大大改善了目前普遍存在的路橋收費(fèi)站停車收費(fèi)造成交通堵塞的惡劣狀況，受到各國政府和企業(yè)的廣泛重視，許多世界著名的電子公司競相開始研制，先后在北美、歐洲、日本、澳洲、新加坡等地廣泛應(yīng)用，已經(jīng)成為智能交通的一大支柱產(chǎn)業(yè)。我國的ETC系統(tǒng)起步在上世紀(jì)90年代，主要靠引進(jìn)國外的先進(jìn)技術(shù)，雖然也取得了積極的效果，但由于起步晚，國內(nèi)公路ETC工作仍處于試驗(yàn)和探索階段。
整個ETC系統(tǒng)主要由車載單元(On board unit，OBU)與路邊單元(Road side unit，RSU)組成，OBU與RSU之間的短距離雙向通信屬于專用短程通信(DSRC-Dedicated Short Range Communications)協(xié)議規(guī)范的范疇，該協(xié)議中的物理層可配置為A和B兩個可選配置，其中配置A的上下行鏈路都定義為FM0，主要用于基本的ETC應(yīng)用。線路FM0解碼模塊是ETC系統(tǒng)基帶電路重要組成部分，這使得對FM0解碼器的研究和優(yōu)化提上日程。
本文介紹了在FPGA軟件環(huán)境下用高級硬件描述語言VHDL實(shí)現(xiàn)FM0解碼器設(shè)計，最終實(shí)現(xiàn)ETC系統(tǒng)中OBU和RSU中的FM0解碼模塊的邏輯功能。

1 FM0碼介紹
FM0編碼(即Bi-Phase Space)即為雙相間隔碼編碼，編碼規(guī)則是在每個碼元的開始、結(jié)束以及‘0’碼元正中間時刻發(fā)生跳變，其余時刻不變化。FM0編碼以其便于位同步提取、頻譜帶寬較窄、實(shí)現(xiàn)電路簡單而在短距離通信中得到了廣泛的應(yīng)用。編碼的示意圖如圖1所示。

圖1示出了代碼序列為10110001時，F(xiàn)M0碼的波形。圖1(a)是源代碼序列，圖1(b)是FM0碼的波形。比較圖1(a)和圖1(b)兩個波形可以看出，F(xiàn)M0碼實(shí)際上只要用一個與原始信號同步的時鐘信號的跳變沿(上升沿或下降沿)以及‘0’碼元對應(yīng)的跳變沿(上升沿或下降沿)觸發(fā)翻轉(zhuǎn)，即可完成數(shù)據(jù)編碼。

2 FM0解碼器的實(shí)現(xiàn)方案選擇
FM0解碼器的實(shí)現(xiàn)方法主要可分為以下3種：第一種是使用專用集成芯片；第二種是軟件編程實(shí)現(xiàn)，包括PC機(jī)和單片機(jī)；第三種是使用可編程邏輯器件實(shí)現(xiàn)，主要使用FPGA器件。目前市面上常用的FM0碼的解碼芯片比較少，例如STR715芯片，并且專業(yè)芯片的使用存在一定限制。軟件編程方法盡管具有硬件結(jié)構(gòu)簡單、功能靈活等特點(diǎn)，但程序運(yùn)行占用處理器資源多，執(zhí)行速度慢，對信號的延時和同步性不易預(yù)測，只適用于低速信號處理。使用FPGA器件實(shí)現(xiàn)FM0解碼，能夠有效綜合前兩種方法的優(yōu)點(diǎn)，因?yàn)镕PGA采用硬件處理技術(shù)，可反復(fù)編程，能夠兼顧速度和靈活性，并能并行處理多路信號，實(shí)時性能夠預(yù)測和仿真。由于解碼的算法多為邏輯運(yùn)算和時序運(yùn)算，采用靈活性極大的可編程邏輯器件FPGA完成FM0編解碼更適合。
作為ALTERA公司第四代可編程邏輯器件開發(fā)軟件，QuartusⅡ在設(shè)計流程的每個階段都提供了圖形模式和命令行模式等極為便利的輸入手段，具有快速的編譯和直接易懂的器件編程功能、對眾多種芯片的支持和百萬門級的設(shè)計能力。QuartusⅡ?yàn)镕PGA設(shè)計者提供了原理圖輸入、HDL輸入、圖形設(shè)計輸入、內(nèi)存編輯輸入等輸入方法。
目前，原理圖輸入法已用于FM0編解碼器設(shè)計，盡管方式直觀、簡單易行，但對設(shè)計者的硬件水平要求高，編解碼時間較長。
硬件描述語言VHDL[10]就是用語言描述替代圖形化(元件拼湊)設(shè)計，簡化了設(shè)計工作，節(jié)約了開發(fā)的時間，大大縮短編碼時間，對于設(shè)計者的硬件水平要求不高，比FPGA設(shè)計中較直觀的原理圖輸入法更具優(yōu)勢，更具推廣價值。

3 FM0解碼器的設(shè)計
本文以RSU中的BST信號作為輸入信號，進(jìn)行FM0解碼設(shè)計，該信號的傳輸速率為256 kB／s。由FM0編碼規(guī)則可反推之，如果在一個碼元時間內(nèi)解碼數(shù)據(jù)連續(xù)跳變兩次，則為‘0’電平，否則為‘1’電平。本文采用帶有復(fù)位端口的同步計數(shù)器原理產(chǎn)生同步時鐘信號，因此采用16倍速率的時鐘信號。
如圖2所示，解碼原理分為同步時鐘信號產(chǎn)生和在一個碼元時間解碼數(shù)據(jù)連續(xù)兩次跳變檢測兩部分。