基于FPGA的卷積碼編譯碼器
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2 維特比譯碼器的設(shè)計(jì)
2．1 維特比譯碼器的原理
卷積碼的譯碼一般采用維特比譯碼。維特比譯碼本質(zhì)上是對長度為L的二進(jìn)制序列的最佳譯碼，需要對可能發(fā)送的2L個(gè)不同的序列的2L條路徑量度進(jìn)行計(jì)算和比較，選取其中量度最小的一條作為幸存路徑。其基礎(chǔ)是基于網(wǎng)格圖的描寫，即對于不同的路徑的量度進(jìn)行比較，如某一節(jié)點(diǎn)上發(fā)出的某條路徑已經(jīng)不可能獲得最大似然函數(shù)，那么就放棄這條路徑，并在保存下來的路徑中重新選擇譯碼路徑，一直到最后，復(fù)雜度較高。維特比譯碼器實(shí)際上對各個(gè)可能路徑進(jìn)行比較，比較原則是計(jì)算其路徑的對數(shù)似然函數(shù)，而計(jì)算似然函數(shù)就是計(jì)算該路徑與接收序列之間的漢明距(量度)。譯碼過程的操作可歸納為“加-比-選”3個(gè)部分。
實(shí)際的維特比譯碼中，譯碼幾步后可能的路徑便合為一條，因此，不必等全部譯出后再輸出，即譯碼一定長度后便可將已經(jīng)相同的部分輸出，這樣做可以大量節(jié)省譯碼所需路徑的存儲空間。只要保證譯碼深度在5～10倍的約束長度之間就不影響譯碼效果，這就是所謂的“截尾譯碼”。
2．2 結(jié)構(gòu)框圖
維特比譯碼器的結(jié)構(gòu)框圖如圖2所示。本文引用地址：http://2s4d.com/article/190979.htm
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