一種多通道時鐘分頻和觸發(fā)延遲電路的設計

摘要：在EAST分布式中央定時同步系統(tǒng)中，時鐘分頻和觸發(fā)延遲電路是分布式節(jié)點的核心。為了完成對基準時鐘信號進行多路任意整數(shù)倍的等占空比的分頻，并對輸入的觸發(fā)脈沖進行多路任意時間的延遲輸出，本設計中采用VHDL語言進行編程，實現(xiàn)了多路時鐘分頻信號的輸出和多路延遲輸出，特別是提高了奇數(shù)分頻和觸發(fā)延遲的時間精度，最后在QuartusⅡ9．0軟件上時設計的波形進行分析，驗證了該設計的可行性。
關鍵詞：EAST；時鐘分頻；觸發(fā)延時；FPGA

0 引言
EAST(先進實驗超導托卡馬克)是我國自行設計研制的國際首個全超導托卡馬克裝置。中央定時同步系統(tǒng)是EAST托卡馬克裝置的重要組成部分。EAST中央定時與同步系統(tǒng)為分布廣泛的數(shù)據(jù)采集系統(tǒng)和其它子系統(tǒng)提供精確的方波時鐘信號，以及精確的同步觸發(fā)信號，控制各子系統(tǒng)按照預設的時序流程工作。該系統(tǒng)主要由EAST可視化中央控制臺，時序信號光纖網(wǎng)，核心模塊，若干個分布式節(jié)點以及外圍隔離驅動設備組成，見圖1。核心模塊負責向各分布式節(jié)點發(fā)送同步的基準系統(tǒng)時鐘和系統(tǒng)觸發(fā)信號。分布式節(jié)點根據(jù)設置對核心模塊發(fā)送的基準時鐘信號進行分頻，得到所需要頻率的時鐘發(fā)送到子系統(tǒng)。通過設置的觸發(fā)延遲模件參數(shù)可以得到子系統(tǒng)所需要的觸發(fā)時刻。
目前，進行分頻電路設計主要采用定時器來實現(xiàn)，8254計數(shù)器所支持的最高時鐘頻率有限(最高為10 MHz)以及誤差較大也不是理想的實現(xiàn)方案?？删幊踢壿嬈骷﨔PGA是當今最熱門的邏輯開發(fā)器件之一，它在工作最高頻率、集成度、時序控制能力上具有無與倫比的優(yōu)勢。因此選用FPGA芯片來實現(xiàn)時鐘分頻和觸發(fā)延遲電路是當前的主流。在使用FPGA做時鐘分頻設計時，文獻設計計數(shù)器的時候用VHDL做了分頻器的設計，但是只討論了偶數(shù)的分頻；文獻在運動控制系統(tǒng)中使用Verilog描述語言在FPGA環(huán)境下對通用整數(shù)分頻器進行了設計，但在通用任意整數(shù)分頻器中分頻系數(shù)的設置稍顯復雜，不利于分布式中央定時系統(tǒng)，并且主要討論的都是單路輸出；文獻在FPGA上實現(xiàn)了奇數(shù)和偶數(shù)的通用分頻器，將半整數(shù)，奇數(shù)，偶數(shù)放在一個模N計數(shù)器里進行預置，這樣分頻系數(shù)的設定比較方便，但輸出奇數(shù)分頻時鐘信號時的誤差過大，達不到分布式定時同步系統(tǒng)的精度。而對觸發(fā)延遲輸出方面，之前這方面的研究主要采用的是模擬電路實現(xiàn)的方法，不易進行遠程控制和更改。
本文首先介紹中央定時同步系統(tǒng)的基本組成結構，隨后具體給出了時鐘分頻和觸發(fā)延遲電路的邏輯設計。利用FPGA芯片來實現(xiàn)對輸入基準時鐘信號進行多通道任意整數(shù)倍的等占空比分頻輸出，同時對觸發(fā)脈沖進行任意時刻延遲的多路輸出。本設計主要采用VHDL語言來設計，利用QuartusⅡ9．0對設計進行了仿真分析，結果表明該設計滿足分布式定時觸發(fā)系統(tǒng)的分頻延遲功能。

1 系統(tǒng)組成
EAST定時與同步系統(tǒng)主要由一個核心模塊和多個分布式節(jié)點構成，核心模塊給分布式節(jié)點提供一道基準時鐘信號和一道基準觸發(fā)信號，各分布式節(jié)點負責對基準時鐘和觸發(fā)進行分頻和延時處理，為子系統(tǒng)系統(tǒng)提供它所需要的時鐘和觸發(fā)。總體系統(tǒng)結構如圖1所示。