SoC用低電壓SRAM技術(shù)

東芝在“2010 Symposium on VLSITechnology”上，發(fā)布了采用09年開(kāi)始量產(chǎn)的40nm工藝SoC的低電壓SRAM技術(shù)。該技術(shù)為主要用于便攜產(chǎn)品及消費(fèi)類產(chǎn)品的低功耗工藝技術(shù)。通過(guò)控制晶體管閾值電壓的經(jīng)時(shí)變化，可抑制SRAM的最小驅(qū)動(dòng)電壓上升。東芝此次證實(shí)，單元面積僅為0.24μm2的32MbitSRAM的驅(qū)動(dòng)電壓可在確保95%以上成品率的情況下降至0.9V.因此，低功耗SoC的驅(qū)動(dòng)電壓可從65nm工藝時(shí)的1.2V降至0.9V以下。

降低SRAM的電壓是SoC實(shí)現(xiàn)微細(xì)化時(shí)存在的最大技術(shù)課題之一。SRAM由于集成尺寸比邏輯部分小的晶體管，因此容易導(dǎo)致每個(gè)晶體管的閾值電壓不均。而且，使6個(gè)晶體管聯(lián)動(dòng)可實(shí)現(xiàn)存儲(chǔ)器功能，因此每個(gè)晶體管的不均都容易引發(fā)性能不良。所以，尖端SoC“需要以較高的成品率制造大容量且低電壓工作的SRAM的技術(shù)”（東芝半導(dǎo)體系統(tǒng)LSI業(yè)務(wù)部系統(tǒng)LSI元件技術(shù)開(kāi)發(fā)部部長(zhǎng)親松尚人）。

此次，作為滿足該要求的混載SRAM技術(shù)，東芝開(kāi)發(fā)出了不易受NBTI（negative bias temperatureinstability）等導(dǎo)致的閾值電壓變化影響的晶體管技術(shù)。NBTI是指晶體管的閾值電壓隨著時(shí)間的推移，受印加電壓及溫度的影響發(fā)生變化的現(xiàn)象。該公司此次的技術(shù)由2個(gè)要素構(gòu)成，分別是（1）控制NBTI發(fā)生，（2）控制NBTI等導(dǎo)致的閾值電壓變動(dòng)對(duì)晶體管工作造成的影響。

在確保95%以上成品率的情況下，SRAM的驅(qū)動(dòng)電壓可降至0.9V

通過(guò)向柵極絕緣膜添加Hf,控制NBTI

通過(guò)改進(jìn)硅化工藝，控制結(jié)漏導(dǎo)致的閾值電壓漂移