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基于Nios II處理器的SVPWM IP Core設計

作者：時間：2012-03-09 來源：網絡

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2 SVPWM IP Core設計
SVPWM IP Core結構框圖如圖4所示。整個系統(tǒng)由總線接口、PWM可逆計數、分頻、ROM地址生成、正弦值存儲、時序控制、乘法器及死區(qū)發(fā)生器等模塊構成。

本文引用地址：http://2s4d.com/article/190673.htm

(1)寄存器組。
寄存器組提供了該IP Core與CPU交換信息的通道。當采用NiosII作為微控制器時，用戶可以通過Avalon總線采用基地址+偏移量的方式訪問IP Core內部的6個寄存器，如表2所示。

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關鍵詞： SVPWM Nios Core IP

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