針對FPGA內缺陷成團的電路可靠性設計研究

缺陷成團的表象如圖1 所示，圖中黑點代表缺陷，圓框標注的是一個缺陷團。缺陷團面積是個隨機值，大面積缺陷團可以覆蓋整個圓晶片，小面積缺陷團局限在一個芯片內，覆蓋相鄰的若干邏輯塊。

缺陷成團使得鄰近邏輯塊的缺陷存在相關性。要建立反映缺陷成團性的成品率預計模型，需要對復雜的多變量聯(lián)合概率密度函數積分，可見用解析方法求得成品率幾乎是不可能的。因此，通常采用數學逼近的方法，依靠系列可解析函數逼近成品率預計模型。

成品率預計的負二項式分布模型和復合泊松(Poisson) 分布模型，如Neymann TypeA ，Poisson Binomial 分布模型，由于考慮了缺陷的成團性，都能較準確地預計成品率。Stapper等假定p服從B分布，提出成品率復合二項式分布模型，這一模型不僅可以較準確地預計IC成品率，而且便于分析計算。成品率復合二項式分布模型為

式中p-是p的均值，u是B分布的一個參數。

式(3)與式(2)相比，是在式(2)的基礎上增加了一個含參數u、p-的比例因子，從而反映出缺陷成團對成品率的影響。

缺陷成團對FPGA片內冗余容錯電路可靠性的影響

衛(wèi)星電子系統(tǒng)的功能電路布局于FPGA內，功能電路由芯片內的若干簡單邏輯塊構成。為提高功能電路的可靠性，往往需要在片內對功能電路整體采取冗余容錯措施，如最常用的單備份冗余容錯形式。冗余容錯電路包括主份電路、若干備份電路和切換電路，其可靠性是由主份電路、備份電路和切換電路共同決定的。如果主份和備份電路遠比切換電路復雜，則可以忽略切換電路對冗余容錯電路可靠性的影響，以下的討論就是針對這一情況進行的。

對于冗余容錯電路，不允許主份和備份電路都出現故障，引起冗余容錯電路失效。因此有必要采取措施，盡可能降低冗余容錯電路的失效率。

無論是FPGA內邏輯單元一類的簡單邏輯塊，還是處理器陣列中的處理器單元(PE)一類的復雜邏輯塊，都可以采用成品率復合二項式分布模型分析其成品率。若把冗余容錯電路的主份和備份電路分別看成是片內的一個復雜邏輯塊，則可以用此模型分析缺陷成團對冗余容錯電路可靠性產生的影響。

復合二項式分布模型的數學推導

經分析，式(3)給出的成品率復合二項式分布模型表達式存在錯誤，Stapper在文獻中沒有給出推導過程，因此首先從數學上對此模型進行了嚴格推導。推導的關鍵是利用Γ函數與B函數的關系:

缺陷成團對冗余容錯電路可靠性影響分析

式(4)中的第三項對應n冗余容錯電路的無故障概率Pn為

式(4) 中的第一項對應n 冗余容錯電路的失效率Qn 為

分析式(5) 、(6) ，當參數u 趨近于無窮大時

當參數u 趨近于零時

式(7)、(8)表明，當參數u 趨近于無窮大時，Pn和Qn的值等于缺陷均勻分布時的值，說明此時缺陷不具備成團性，而是呈均勻分布狀態(tài); 式(9)、(10)表明，當參數u趨近于零時，Pn和Qn的值分別等于主份電路的可靠度和共效率。