布線工程師如何充分“掌控”時鐘信號？

在數(shù)字電路設計中，時鐘信號是一種在高態(tài)與低態(tài)之間振蕩的信號，決定著電路的性能。在應用中，邏輯可能在上升沿、下降沿觸發(fā)，或同時在上升沿和下降沿觸發(fā)。由于溢出給定時鐘域的案例極多，故有必要插入緩沖器樹來充足地驅(qū)動邏輯。時鐘樹通常帶有布線工程師必須滿足的延遲、歪曲率、最小功率及信號完整性要求。

當電路從前工序設計人員轉(zhuǎn)移到后工序布線工程師時，可以認為時鐘概述與圖表是必須溝通的最關鍵信息。多年以來，由于溝通失誤，數(shù)以小時、天甚至是星期計的設計工作淪為白費，需要包括時鐘樹在內(nèi)的全套重新合成。

在布線之前，采用極佳的時鐘來用于合成及時序約束。約束的時鐘定義可能出現(xiàn)在模塊的頂層焊盤或引腳;可能出現(xiàn)在宏的輸出，如鎖延遲環(huán)(DLL) 或鎖相環(huán)(PLL);或者作為產(chǎn)生的時鐘出現(xiàn)在除法寄存器上。這些時鐘定義可能是也可能不是布線工程師需要定義時鐘樹根以在不同工作模式之間獲得最優(yōu)延遲及平衡歪曲率的領域。前工序及布線工程師之間圍繞這些信息的高級別信息溝通以及理解布線工程師怎樣運用這些信息，將大幅優(yōu)化物理設計流程的CTS過程。

有效CTS的設計技巧

下面的某些技巧在業(yè)界已經(jīng)使用多年，但基于過去幾年的經(jīng)驗，仍然值得重復運用。

為時鐘樹根使用中到大強度的驅(qū)動器。這就使時鐘樹能有恰當?shù)钠瘘c。但不要使用庫中最大的驅(qū)動強度，如果信號完整性(SI)分析或片上變化(VOC)分析未出現(xiàn)問題，能夠在隨后的設計中用到。。

如果時鐘除法寄存器及其同步寄存器要在單獨測試模式中工作，確保它們被復用邏輯有針對性地驅(qū)動。這就能夠在測試模式下在輸入端增加延遲，而不會影響此功能模式下所產(chǎn)生的時鐘驅(qū)動的其他所有寄存器。

(divide-by)寄存器不會與任何下行寄存器平衡。綠色域的寄存器數(shù)量越少，越會使時鐘速度比紫色域中的時鐘速度快得多。

圖1 寄存器時鐘除法寄存器

圖2顯示了可能使每簇下行寄存器及除法寄存器能夠通過復用的一種輸入擁有極小時鐘及通過復用的另一路輸入擁有平衡時鐘的復用機制。

圖2 下行寄存器及除法寄存器復用機制

若有需要，則插入專用復位驅(qū)動器。某些情況下將使用幾個寄存器來同步復位。那些寄存器可能并不需要由相同的寄存器來平衡。在圖3中，由于未采用集中策略，軟件將嘗試平衡門控邏輯后的藍色寄存器，而每個粉紅色寄存器包含在復位同步邏輯中。

圖3 平衡門控邏輯后的寄存器