基于FPGA的IRIG-B標(biāo)準(zhǔn)DC code編碼器VHDL設(shè)計
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建立一個編碼器和計數(shù)器，在每個clkin時鐘到來時進(jìn)行計數(shù)，判斷time_in的每位碼值和clrin計數(shù)值確定輸出脈寬，用上述同步分頻模塊(fenpin_e_clr)VHDL描述的方法實(shí)現(xiàn)輸出直流碼的時間起點(diǎn)與clr信號同步。
3 FPGA原理電路
IRIG-B碼編碼模塊通過端口從外部同步接收時間碼信息和準(zhǔn)秒時刻，時間信息刷新頻率為1次／s。通過一個2位地址端口，一個10位數(shù)據(jù)端口，通過地址片選依次將‘秒’、‘分’、‘時’、‘天’信息送入不同的寄存器并經(jīng)寄存器送IRIG-B DC碼編碼器的數(shù)據(jù)輸入端，由B碼
編碼器根據(jù)時鐘生成DC碼發(fā)送。其在FPGA內(nèi)部實(shí)現(xiàn)電路原理如圖2所示。本文引用地址：http://2s4d.com/article/189622.htm
4 仿真
用QuartusⅡ建立工程文件，編輯上述代碼并進(jìn)行仿真，仿真結(jié)果如圖3所示，輸出DC碼的前沿與CLR信號同步，參考標(biāo)志在連續(xù)兩個位置標(biāo)示符后開始發(fā)送時間數(shù)據(jù)，符合IRIG-B碼中直流碼標(biāo)準(zhǔn)要求。
IRIG-B碼是標(biāo)準(zhǔn)時間碼信號。由數(shù)字處理器通過I／O向數(shù)字邏輯電路實(shí)時刷新當(dāng)前時間數(shù)據(jù)(IRIG-B精確到秒)，FPGA經(jīng)內(nèi)部邏輯電路產(chǎn)生標(biāo)準(zhǔn)IRIG-B(DC)碼，其時間的起點(diǎn)與GPS時間脈沖對齊，并通過隔離差分驅(qū)動向遠(yuǎn)程提供時間信息。
5 結(jié)論
仿真和實(shí)踐結(jié)果均表明，該編碼器可以產(chǎn)生穩(wěn)定、可靠、連續(xù)的IRIG-B DC碼，與秒基準(zhǔn)信號精確同步，同步誤差小于1μs，已成功運(yùn)用到測控設(shè)備上。
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