解析高速數(shù)/模轉(zhuǎn)換器(DAC)的建立和保持時(shí)間

介紹

　　為了達(dá)到高速數(shù)/模轉(zhuǎn)換器(

　　為滿足這些是需要求，用戶需要分析數(shù)據(jù)源的傳輸延遲和抖動(dòng)。傳輸延遲決定了時(shí)鐘的標(biāo)稱定時(shí)要求，而抖動(dòng)指標(biāo)則決定了所允許的容限。為了解釋這一關(guān)系，我們以具有1.5ns傳輸延遲的邏輯門電路為例。如果在邏輯門電路作用相同的時(shí)鐘信號(hào)，MAX5891將剛好滿足如圖2所示的建立時(shí)間。這種情況下，對(duì)于溫度漂移、時(shí)鐘或數(shù)據(jù)抖動(dòng)以及器件之間存在的差異都不具備任何設(shè)計(jì)裕量。

　　可以采用兩種方法對(duì)建立和保持時(shí)間進(jìn)行優(yōu)化，包括增加時(shí)鐘延遲、保持一致的引線長(zhǎng)度等。在數(shù)據(jù)源和DAC之間增加時(shí)鐘延遲有助于解決上述例子中的傳輸延遲問題。保持一致的數(shù)據(jù)源與DAC輸入引腳之間的引線長(zhǎng)度可以確保抖動(dòng)、漂移不會(huì)使某一位進(jìn)入下一個(gè)時(shí)鐘周期。需要注意的是，我們現(xiàn)在處理的是包含多條數(shù)據(jù)線的高速數(shù)據(jù)總線，任何時(shí)刻所有位都必須滿足時(shí)序要求。

　　結(jié)論

　　處理高頻數(shù)據(jù)的定時(shí)面臨諸多挑戰(zhàn)，解決這些難題需要設(shè)計(jì)人員或系統(tǒng)設(shè)計(jì)工程師充分理解具體信號(hào)鏈路中所有器件的規(guī)格。如果鏈路中任一器件的規(guī)格要求得不到滿足，系統(tǒng)性能將會(huì)降低。性能的降低表現(xiàn)為DAC輸出精度的下降或限制時(shí)鐘頻率。