基于DDS技術的雜散分析及抑制方法

2.1 相位截斷引入的雜散

在DDS中，一般相位累加器的位數(shù)N大于ROM的尋址位數(shù)P，因此累加器的輸出尋址

其N一P個低位就必須舍掉，這樣就不可避免地產(chǎn)生相位誤差，稱為相位截斷誤差，表現(xiàn)在輸出頻譜上就是雜散分量。因為 DDS輸出信號通常是正弦信號，因此它的相位截斷具有明顯的周期性。這相當于周期性的引入一個截斷誤差，最終影響就是輸出信號帶有一定的諧波分量。相位截斷并不是每個輸出點都產(chǎn)生雜散。它們的大小取決于三個因素：累加器的位數(shù)N，尋址位數(shù)P，頻率控制字FCW。雜散分量分布在基頻兩邊，是DDS雜散的主要來源。

2.2 幅度量化引入的雜散

由于DDS內(nèi)部波形存儲器中存儲的正弦幅度值是用二進制表示的，對于越過存儲器字長的正弦幅度值必須進行量化處理，這樣就引人了量化誤差。幅度量化主要有兩種方式，即舍入量化和截尾量化，實際中DDS多采用舍入量化方式。一般地，幅度量化引人的雜散水平低于相位截斷和 DAC非理想轉換特性所引起的雜散水平。

2.3 DAC轉換引入的雜散

DAC轉換帶來的雜散主要包括DAC非線性帶來的雜散和DAC毛刺引起的雜散。由于DAC非線性的存在，使得查找表所得的幅度序列從DAC的輸入到輸出要經(jīng)過一個非線性的過程，加之DDS是一個采樣系統(tǒng)，產(chǎn)生的諧波分量會以采樣頻率為周期搬移。另外，DAC的有限分辨位數(shù)，D/A轉換過程中的瞬間毛刺，時鐘泄露，轉換速率受限等，也會在數(shù)模轉換中產(chǎn)生了大量雜散頻率分量。

3 改善DDS雜散的方法

全數(shù)字結構給DDS帶來輸出帶寬和雜散的不足。目前，降低DDS輸出雜散的方法主要有以下幾種：

3.1 采用抖動注入技術

由前面的分析可知,相位截斷誤差給輸出信號引入了周期性的雜散,因此設法破壞雜散的周期性及其與信號的相關性,可以有效地抑制相位截斷帶來的誤差。抖動注入技術是基于打破相位截斷誤差周期性的原理工作的，采用抖動注入后的雜散抑制可達到與增加2bit相位尋址相同的效果。抖動注入采用加入滿足一定統(tǒng)計特性的擾動信號來打破誤差信號序列周期性，將具有較大幅度的單根雜散信號譜線的功率在較寬的頻率范圍內(nèi)進行平均來改善總的信號頻譜質(zhì)量。根據(jù)抖動注入的位置不同，可有頻率控制字加擾、R0M尋址加擾、幅度加擾，根據(jù)抖動注入的誤差對象不同，由相位截斷誤差加擾和幅度量化誤差加擾。C．E．Wheatly提出了一種針對相位截斷誤差的抖動注入方法，在每次累加器溢出時，產(chǎn)生一個隨機整數(shù)加到累加器上，使相位累加器的溢出隨機性的提前，從而打破周期性，抑制了雜散，但增加了背景噪聲。

3.2 ROM幅度表壓縮

DDS是通過查表將相位轉換為幅度值，如果能夠將幅度表進行壓縮就相當于增加了R0M數(shù)據(jù)尋址位數(shù)，DDS輸出頻譜將進一步得到改善。各國學者對此進行了研究并提出了各種壓縮算法，利用三角函數(shù)的恒等變換，將一個大的R0M分成幾個小R0M，通過邏輯控制電路實現(xiàn)對sin 的近似。還可以利用弦信號的波形具有四分之一對稱性，R0M表中只需存儲[0，丌／2]的波形，在電路中利用相位的最高位控制輸出波形的符號，次高位控制 R0M表的尋址，對相位和幅度進行適當?shù)姆D便可得到整周期波形，R0M表壓縮比4：1。在成功壓縮了R0M表的同時也帶來了一些缺點，如邏輯控制電路復雜、實時性下降等。

3.3 PLL+DDS法

如前所述，DDS技術具有頻率分辨率高，頻率捷變速度快，變頻相位連續(xù)等優(yōu)點，但帶寬和雜波抑制較差，而PLL頻率合成技術具有寬帶、高頻率、頻譜質(zhì)量好，對雜散抑制較強等優(yōu)點，但其頻率捷變速度較慢。所以，在一些信號捷變速度、帶寬，頻譜質(zhì)量要求相對折中的電路中，結合PLL頻率合成技術與DDS 技術的結合，將是一種解決DDS雜散的理想解決方案。