一種高速實時數字波束形成器的設計
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雷達作為一種特殊的無線電裝備，也必然遵循從模擬到數字再到軟件化這樣的發(fā)展道路。數字波束形成技術被視為新一代雷達所必須采用的技術，它保留了天線陣列單元信號的全部信息，并可采用先進的數字信號處理技術對陣列信號進行處理，可以獲得優(yōu)良的波束性能，方便地得到超分辨和低副瓣的性能，實現波束掃描、自校準和自適應波束形成等。正是由于以上特點，DBF技術的成功應用必將對現代雷達技術的發(fā)展產生重大的影響。
在數字波束形成技術的工程化過程中，也遇到了一些問題。主要包括：數據傳輸量太大，尤其當陣元數較多時，這樣就限制了通道的增加；來波方向估計和權值更新計算量太大，使得權值更新速度比較慢，無法在一些高速運動的載體上使用；當陣列數較多時，高速實時波束形成器的復乘運算耗費較多的資源，尤其是需要形成多個波束的情況下。原來的DBF系統(tǒng)就遇到數據傳輸瓶頸問題，采樣數據只能通過PCI總線進行傳輸，無法保證所有通道的數據都實時傳輸，因而只能做需求數據較少的測向工作，并不能做實時波束形成。為了克服這些困難，這里將測向數據和波束形成數據分開進行傳輸，采用LVDS技術解決多通道高速數據傳輸，選擇內置高性能DSP內核的高密度FPGA并行實現波束形成中的大量復乘運算。
1 DBF系統(tǒng)組成
DBF系統(tǒng)包括陣列接收天線、多通道接收機、多通道數據采集板、FPGA波束形成板、DSP權值計算板、外部時鐘觸發(fā)模塊、工控機等單元，如圖1所示。接收機一般采用超外差方式，實現陣列接收信號的下變頻、濾波，并將信號放大至A／D變換所需的水平。DBF系統(tǒng)最主要的功能就是實現來波方向估計(測向)和波束形成，DSP權值計算板承擔來波方向估計和權值計算任務，權值計算要根據測向結果和波束掃描，以及對抗干擾的要求綜合考慮得到，FPGA波束形成板承擔全陣波束形成任務。波束形成器根據權值計算結果，通過對數字化的陣列單元接收信號進行復加權運算，形成所需的接收數字波束。
該系統(tǒng)中，由4塊四通道采集板ICS554實現16陣元中頻信號的模／數轉換和數字下變頻。為了實現所有通道的同步，采集板均工作在外部信號觸發(fā)模式，外部采樣時鐘完全同步；來波方向估計和權值更新計算由DSP權值計算板完成，運算需要的每個通道數據量通常并不大，ICS554將測向所需數據通過PCI總線傳送給DSP權值計算板；FPGA波束形成板要實現全陣的波束形成，就要對每個通道的數據復加權求和，得到最終所需的波束，因而需要傳輸數據量很大，4塊ICS554通過LVDS將高速數據傳輸到FPGA波束形成板；權值由DSP權值計算板計算完成后，通過自定義的串口通信發(fā)送到FPGA波束形成板。
2 實時數字波束形成器設計
2．1 高速數據采集與傳輸
該系統(tǒng)中，由于信號帶寬比較寬，選擇ICS公司四通道的采集板ICS554實現數據采集任務，ICS554是ADC和數字下變頻(DDC)集成化的產品。ADC決定了系統(tǒng)的動態(tài)范圍，依據ADC的位數K，以每位6 dB增加，并隨著以dB表示的并行接收通道數目N增加。ICS554的組成如圖2所示，它主要包括4個獨立的14 b／105 MHz模／數變換器AD6645，4個正交下變頻器(QDDC)GC4016，1個100萬門的用戶可編程FPGA(Xilinx XC2V1000)，2個512 KB的FIFO和1個PCI接口芯片QC5064。其中，AD6645的輸入信號帶寬可達50kHz～200 MHz，最大無虛假動態(tài)范圍(SFDR)為92 dB(10 MHz±50 kHz)，每個GC4016內部包括4個獨立的DDC通道，每個通道都可獨立控制其本振頻率和初始相位，頻率分辨優(yōu)于24 MHz，全頻段的覆蓋使得每個GC4016共享共同的射頻前端與A／D轉換器，大容量的FIFO用于緩沖輸出數據，FPGA則可用于對輸出信號進行初步處理。ICS554具有較高的穩(wěn)定性，優(yōu)異的非線性以及正交等系統(tǒng)特性，靈活性比較強。ICS554的可編程控制參數通過配置不同的寄存器來完成。
該系統(tǒng)共16個天線單元，A／D采樣頻率105 MHz，經過數字下變頻后形成30 MHz的I，Q兩路24 b數據流，如果將所有數據傳輸到后端FPGA波束形成板進行處理，那么每塊ICS554采集板每秒需要傳輸的數據量為：
4×2×24×30 Mb／s=5．625 Gb／s
考慮到采集板ICS554并未提供更高性能的數據傳輸總線，要實現5．625 Gb／s流量的數據傳輸很困難，因此利用板上預留給用戶的FPGA資源，先在采集板中做一次子陣的波束合成，將同一采集板4通道的I，Q兩路數據進行加權求和，得到合成的I，Q數據，數據流量降低為1 440 Mb／s。
采集板ICS554與FPGA波束形成板之間的連接采用LVDS技術，低電壓差分信號(Low Voltage Dif-ferential Signaling，LVDS)是一種用低擺幅的差分電壓串行傳輸信號的技術。這種信號能在差分PCB導線對或平衡電纜上以幾百Mb／s，甚至上Gh／s的速率傳輸，具有低電壓、低輻射、低功耗、低成本、強抗干擾能力和可內含時鐘等優(yōu)點，尤其適用于對傳輸距離有要求設備間的高速數據傳輸。但是，LVDS只定義了信號電氣規(guī)范，作為一個完整的數據通信規(guī)范還需要相應的數據傳輸控制。為了提高效率，使用不含幀結構的數據直接傳輸，同時為了盡量增加數據傳輸的通道，取消發(fā)送端和接收端之間的控制信號，使用不連續(xù)的發(fā)送端時鐘．僅在發(fā)送端數據有效時，給出發(fā)送時鐘。這種情況下，接收端可以使用一個高于發(fā)送時鐘的連續(xù)時鐘對發(fā)送時鐘進行采樣來確定數據是否有效。
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