基于DM642的橋梁纜索表面缺陷圖像采集及傳輸系統(tǒng)設(shè)

系統(tǒng)工作原理為：3路模擬視頻經(jīng)圖像傳感器（CCD）輸入，經(jīng)過3路A/D轉(zhuǎn)換芯片SAA7113轉(zhuǎn)換為數(shù)字信號，經(jīng)過核心芯片DM642的視頻輸入口(VP0、VP2)進(jìn)入DM642的FIFO(先入先出緩存器)，再傳輸?shù)紻M642片外的同步動(dòng)態(tài)存儲器中；通過DM642的壓縮編碼經(jīng)以太網(wǎng)口(EMAC)以及物理層收發(fā)芯片LXT971A傳輸?shù)降孛娣?wù)器(PC)。PC機(jī)接收到圖像數(shù)據(jù)后，便進(jìn)行圖像的解碼，并在屏幕上顯示，通過圖像處理算法實(shí)現(xiàn)缺陷檢測。
本系統(tǒng)選用ALTERA公司MAX3000S系列中的CPLD芯片EPM3128A進(jìn)行控制。CPLD與DM642、SAA7113、LXT971A、SDRAM、FLASH之間均使用通用可編程的I/O口相連，進(jìn)行圖像采集控制、圖像數(shù)據(jù)的重抽樣、地址譯碼、圖像傳輸控制等，以滿足本系統(tǒng)時(shí)序復(fù)雜、邏輯控制精確、可靠采集和傳輸?shù)纫蟆?br />1.1 圖像采集模塊
由于纜索表面近似為圓柱形，系統(tǒng)中沿纜索機(jī)器人均勻布置3個(gè)CCD(每個(gè)CCD之間的夾角為120°)采集同一時(shí)刻纜索表面一周的圖像。而DM642配置有3個(gè)專用的視頻端口，每個(gè)端口可分別配置為2個(gè)通道，最多可實(shí)現(xiàn)6路視頻的采集，故能滿足本系統(tǒng)的要求。
為了同時(shí)支持3路視頻信號的采集，本系統(tǒng)中DM642的視頻口0（VP0）分成A、B 2個(gè)通道，分別作為2個(gè)8 bit的視頻輸入接口；視頻口2（VP2）選用A通道作為8 bit的視頻輸入口，這樣便實(shí)現(xiàn)了3路視頻信號的采集。
系統(tǒng)的圖像采集模塊主要由：3路視頻輸入、3路視頻A/D轉(zhuǎn)換芯片SAA7113、視頻端口的FIFO、I2C總線、同步動(dòng)態(tài)存儲器組成。
經(jīng)攝像頭(CCD)輸出3路復(fù)合視頻信號(CVBS)，采用SAA7113專用視頻解碼芯片完成視頻信號解碼和轉(zhuǎn)換功能[3，4]。在數(shù)字化過程中，由DM642的I2C總線進(jìn)行控制，其輸出格式可由I2C初始化其寄存器來設(shè)置。由于DM642的視頻輸入口只能接收標(biāo)準(zhǔn)的BT656-YUV4:2:2（8 bit）信號,故在I2C初始化時(shí)設(shè)置SAA7113的數(shù)字化輸出格式為BT656的格式，可通過寫IIC的寄存器來實(shí)現(xiàn)。進(jìn)入視頻端口的數(shù)據(jù)通過CPLD進(jìn)行數(shù)據(jù)格式的轉(zhuǎn)換(Y:U:V 4:2:2轉(zhuǎn)換為4：2：0)，當(dāng)內(nèi)部FIFO緩存器滿時(shí)，產(chǎn)生中斷，DM642通知EDMA（增強(qiáng)直接存儲器存?。┛刂破魍ㄟ^EDMA方式將圖像數(shù)據(jù)存儲到SDRAM(同步動(dòng)態(tài)存儲器)中。
由于DM642的視頻口VP0分成2個(gè)8 bit的通道A、B，所以SAA7113和DM642的連接方式只能采用最簡連線的BT656的方式，即不需要水平、垂直、場同步信號線。圖2所示為VP0端口的一路視頻輸入電路圖，其他2路與該路基本相同。

其中：輸入視頻經(jīng)過J5接口的信號線3、上拉電阻(18 Ω)以及電容(47 nF)，與SAA7113的模擬輸入端AI22直接相連；VP0[0-7]為SAA7113的數(shù)據(jù)輸出管腳,與DM642視頻口0中的VP0D[2-9]管腳相連；時(shí)鐘同步信號LLC與DM642視頻口0的VP0CLK0相連；SCL和SDA作為I2C接口的時(shí)鐘線和數(shù)據(jù)線，分別與DM642的I2C總線接口的時(shí)鐘和數(shù)據(jù)線SCL0、SDA0相連；TRST作為復(fù)位信號與DM642的復(fù)位信號RESET相連；XTAL與XTAL1的管腳間接24.576 MHz的晶振，在VDDA1管腳上提供+3.3 V的電壓供電，供芯片正常工作。
1.2 圖像存儲模塊
(1)SDRAM
DM642芯片內(nèi)部只集成了256 KB的RAM，因此需要在外部存儲器接口(EMIF)上擴(kuò)展存儲空間。DM642的EMIF為64 bit的數(shù)據(jù)總線接口，工作的最高頻率為133 MHz，分為4個(gè)存儲空間(CE0-CE3)，每個(gè)有256 MB的尋址空間。它在CE0空間提供了64 bit的SDRAM接口總線(無縫連接)，分配給外擴(kuò)的SDRAM使用[5-6]。本系統(tǒng)采用了2片32 bit的HY57V283220T-7 SDRAM芯片(為了符合64 bit的接口，必須采用2片32 bit的SDRAM)，在片外擴(kuò)展32 MB的動(dòng)態(tài)存儲空間。
SDRAM在CE0空間的具體定位為：0X80000000-0X81FFFFFF。輸入模擬視頻經(jīng)數(shù)字化后進(jìn)入視頻端口的BT656(Y:U:V 4：2：2)數(shù)據(jù)流，以便于圖像的壓縮編碼。在CPLD控制下實(shí)現(xiàn)圖像數(shù)據(jù)的重抽樣，之后通過EDMA的方式存儲到SDRAM中。
(2)FLASH
本系統(tǒng)采用4 M×8 bit的AM29LV320D映射到CE1的低地址空間,用來存儲程序，實(shí)現(xiàn)系統(tǒng)的自啟動(dòng)。它在CE1空間的具體定位為：0X90000000-0X9007FFFF。DM642的CE1空間被配置成8 bit，以適應(yīng)自啟動(dòng)要求。4 MB的存儲空間需要22根地址線來尋址,而DM642的EMIF口可用地址線只有20條。其中FLASH的最高2根地址線由DM642的GPIO中的GPIO1、GPIO2來模擬地址線，從而實(shí)現(xiàn)FLASH的頁選。系統(tǒng)BOOT LOADING時(shí)，先從第一頁拷貝1 K的啟動(dòng)代碼到DM642，完成芯片初始化，控制GPIO1、GPIO2口線的組合，完成余下代碼的導(dǎo)入。
1.3 圖像傳輸模塊
在所設(shè)計(jì)的系統(tǒng)中，3路CCD采集的纜索1周的圖像，經(jīng)數(shù)字化后同時(shí)送入DM642的視頻端口，并且隨著纜索爬升裝置的爬升，不斷重復(fù)采集。采集的圖像數(shù)據(jù)量很大，持續(xù)時(shí)間較長。如果DM642通過圖像處理算法，實(shí)時(shí)檢測圖像的缺陷，便要運(yùn)行大量的算法程序，這就給DM642造成了很大的負(fù)擔(dān)，因此本系統(tǒng)DM642只是對采集的圖像數(shù)據(jù)進(jìn)行壓縮編碼，并實(shí)時(shí)傳輸?shù)降孛娴姆?wù)器（PC），具體圖像識別算法在PC機(jī)上進(jìn)行，這就大大減輕了DM642的負(fù)擔(dān)，提高了DM642實(shí)時(shí)采集、傳輸?shù)男省?br /> 鑒于高速、大量圖像數(shù)據(jù)的采集，系統(tǒng)采用DM642的網(wǎng)絡(luò)接口實(shí)現(xiàn)傳輸。該系統(tǒng)中圖像分辨率為720×576，幀頻為25幀/s，采用H.263壓縮編碼算法，壓縮比可達(dá)100：1，即數(shù)據(jù)流可壓縮為：3×720×576×8×25÷100=2 488 340 b/s，約為2 500 kb/s。考慮到以太網(wǎng)傳輸，數(shù)據(jù)傳輸包頭、包尾等附加數(shù)據(jù)，系統(tǒng)最大數(shù)據(jù)流為3 000 kb/s=3 Mb/s，而選用的網(wǎng)絡(luò)接口芯片的傳輸速度為10 Mb/s，故可以實(shí)現(xiàn)圖像數(shù)據(jù)的實(shí)時(shí)處理與傳輸。