新聞中心

EEPW首頁(yè) > 模擬技術(shù) > 設(shè)計(jì)應(yīng)用 > 新型BiCMOS集成運(yùn)算放大器設(shè)計(jì)

新型BiCMOS集成運(yùn)算放大器設(shè)計(jì)

作者: 時(shí)間:2011-04-20 來(lái)源:網(wǎng)絡(luò) 收藏

為了提高運(yùn)算放大器的驅(qū)動(dòng)能力,依據(jù)現(xiàn)有CMOS集成電路生產(chǎn)線,介紹一款新型放大電路設(shè)計(jì),探討工藝的特點(diǎn)。在S-Edit中進(jìn)行“運(yùn)放設(shè)計(jì)”電路設(shè)計(jì),并對(duì)其電路各個(gè)器件參數(shù)進(jìn)行調(diào)整,包括MOS器件的寬長(zhǎng)比和電容電阻的值。完成電路設(shè)計(jì)后,在T-spice中進(jìn)行電路的瞬態(tài)仿真,插入CMOS,PNP和NPN的工藝庫(kù),對(duì)電路所需的電源電壓和輸入信號(hào)幅度和頻率進(jìn)行設(shè)定調(diào)整,最終在W-Edit輸出波形圖。在MCNC 0.5μm工藝平臺(tái)上完成由MOS、雙極型晶體管和電容構(gòu)成的運(yùn)算放大器版圖設(shè)計(jì)。根據(jù)設(shè)計(jì)的版圖,設(shè)計(jì)出Bi-CMOS相應(yīng)的工藝流程,并提取各光刻工藝的掩模版。

本文引用地址:http://2s4d.com/article/187550.htm

  1 電路圖設(shè)計(jì)

  本文基于MCNC 0.5 μm CMOS工藝線設(shè)計(jì)了BiCMOS器件,其放大器由輸入級(jí)、中間級(jí)、輸出級(jí)和偏置電路4部分組成。輸入級(jí)由CMOS差分輸入對(duì)即兩個(gè)PMOS和NMOS組成;中間級(jí)為CMOS共源放大器;輸出級(jí)為甲乙類互補(bǔ)輸出。圖1為CMOS差分輸入級(jí),可作為放大器的輸入級(jí)。NMOS管M1和M2作為差分對(duì)輸入管,它的負(fù)載是由NMOS管M3和M4組成的鏡像電流源;M5管用來(lái)為差分放大器提供工作電流。M1管和M2管完全對(duì)稱,其工作電流IDS1和IDS2由電流源Io提供。輸出電流IDS1和IDS2的大小取決于輸入電壓的差值VG1-VG2。IDS1和IDS2之和恒等于工作電流源Io。假設(shè)M1和M2管都工作在飽和區(qū),那么如果M1和M2管都制作在孤立的P阱里,就沒(méi)有襯偏效應(yīng),此時(shí)VTN1=VTN2=VT。忽略MOS管溝道長(zhǎng)度的調(diào)制效應(yīng),差分對(duì)管的輸入差值電壓VID可表示為:

  

差分對(duì)管的輸入差值電壓VID

  M2管和M4管構(gòu)成CMOS放大器,兩個(gè)管子都工作在飽和區(qū),其電壓增益等于M2管的跨導(dǎo)gM2和M2,M4兩管的輸出阻抗并聯(lián)的乘積,即:

  

M4兩管的輸出阻抗并聯(lián)的乘積

  式(4)表明,CMOS差分放大器具有較高的增益。該增益隨電流的減少而增大;隨MOS管寬長(zhǎng)比的增加而增高;隨兩只管子溝長(zhǎng)高調(diào)制系數(shù)λ的減少而增加,所以設(shè)計(jì)時(shí),應(yīng)盡可能增加溝道長(zhǎng)度,減小λ值,以此來(lái)提高CMOS的增益。偏置電路用來(lái)提供各級(jí)直流偏置電流,它由各種電流源電路組成。圖2為加上偏置電路的CMOS差分放大器。

  

加上偏置電路的CMOS差分放大器

  圖2中,M5管為恒流源,用于為差分放大器提供工作電流;M6和M7管為恒流源偏置電路,用于為M5提供工作電流。其中,基準(zhǔn)電流為;

  

基準(zhǔn)電流

  圖3為輸出級(jí)的最終結(jié)果,其中M6,M7,M10為偏置,Q4,Q5用來(lái)減小交越失真,Q1為輸出級(jí)的緩沖級(jí)。

  

輸出級(jí)的最終結(jié)果
上一頁(yè) 1 2 下一頁(yè)

評(píng)論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉