實(shí)用模擬BIST的基本原則

　　3.2 原則二

　　模擬BIST的第二個(gè)原則是欠采樣，即慢于Nyquist速率的采樣，這意味著采樣速率要低于最高頻率的兩倍——這對(duì)于較慢地分析一個(gè)信號(hào)是必需的。較慢的采樣還有利于使BIST電路小于待測(cè)電路。

　　在有些自校準(zhǔn)方法中，會(huì)用一個(gè)低速ADC去欠采樣一只高速ADC或DAC的模擬信號(hào)。一級(jí)sigma-delta調(diào)制器是小而簡(jiǎn)單的模擬電路，如果帶寬降低就可以將模擬信號(hào)轉(zhuǎn)換為任意分辨率的數(shù)字碼流。調(diào)制器可以采樣一個(gè)1600萬次/秒的信號(hào)，產(chǎn)生1600個(gè)1 bit的采樣；調(diào)制器可以對(duì)這些采樣作數(shù)字濾波，產(chǎn)生100萬個(gè)4位分辨率采樣/秒，或16000個(gè)16 位采樣/秒，每種情況都將可用帶寬減少至1/16。欠采樣可以讓一個(gè)較窄的興趣帶寬定位于原始信號(hào)頻率的中心，使其轉(zhuǎn)換為一個(gè)低的頻率，從而更便于做分析。不過，欠采樣也要付出混疊效應(yīng)的代價(jià)，這是必須考慮的。

　　另一個(gè)采樣的例子是一個(gè)PLL BIST，它使用PLL的輸入基準(zhǔn)時(shí)鐘沿，去采樣PLL的輸出（圖1a）。此時(shí)，一個(gè)基準(zhǔn)通過一個(gè)可調(diào)延遲線，為一只鎖存器提供時(shí)鐘，鎖存器完成采樣工作。假設(shè)鎖存器的輸出計(jì)數(shù)1000個(gè)時(shí)鐘周期，然后延遲遞增。這個(gè)動(dòng)作不斷重復(fù)，直到鎖存器獲得了累加的分布函數(shù)（圖1b）。PLL的輸出頻率可以比其基準(zhǔn)頻率高出很多倍。這種BIST不能檢測(cè)到基準(zhǔn)時(shí)鐘沿之間的抖動(dòng)，但另外一種采用略微偏移的采樣頻率的技術(shù)，可以在輸出相位的所有點(diǎn)上作采樣（圖2）。

　　圖1，PLL BIST使用PLL的輸入基準(zhǔn)時(shí)鐘沿，采樣PLL的輸出 （a）。一個(gè)基準(zhǔn)通過一根可調(diào)延遲線，為一個(gè)鎖存器提供時(shí)鐘，鎖存器完成采樣工作。鎖存器的輸出計(jì)數(shù)1000個(gè)時(shí)鐘周期，然后延遲遞增。這個(gè)動(dòng)作不斷重復(fù)，直到鎖存器獲得了累積分布函數(shù) （b）。

　　這兩種技術(shù)表示了時(shí)間測(cè)量的一個(gè)重要原則：控制一個(gè)信號(hào)被采樣的時(shí)間時(shí)，要么是一個(gè)來自可調(diào)延遲的恒定時(shí)間偏移，要么是來自一個(gè)可調(diào)振蕩器的恒定頻率偏移，如PLL。在實(shí)現(xiàn)納米CMOS時(shí)，低抖動(dòng)延遲越來越困難，但低抖動(dòng)頻率偏移卻越來越容易實(shí)現(xiàn)。

　　3.3 原則三

　 模擬BIST的另一個(gè)原則通過減去系統(tǒng)誤差來提高精度。例如，當(dāng)測(cè)量電壓時(shí)，必須消除任何比較器或運(yùn)算放大器
運(yùn)算放大器

　　運(yùn)算放大器（Operational Amplifier,簡(jiǎn)稱OP、OPA、OPAMP）是一種直流耦合o差模（差動(dòng)模式）輸入、通常為單端輸出的高增益電壓放大器。在實(shí)際電路中，通常結(jié)合反饋網(wǎng)絡(luò)和不同的反饋方式，共同組成某些功能和特性不同的模塊，這些模塊是各種電子電路中最基本的環(huán)節(jié)?？梢娺\(yùn)放在電子電路中的應(yīng)用之廣。 [全文]

的偏移電壓。如果這些電路有可忽略的偏移，則必須測(cè)量該偏移，以驗(yàn)證它確實(shí)是可忽略的；否則，就必須減去它的值。比較簡(jiǎn)單的方法是假設(shè)該偏移較大，將其減掉。當(dāng)測(cè)量延遲時(shí)，必須從輸出的延遲中，減去待測(cè)電路輸入端的測(cè)試接入路徑延遲，以確保消除了接入路徑的延遲。ATE通常采用乘法和減法，做模擬自校準(zhǔn)，但這種運(yùn)算需要太多電路，對(duì)BIST并不經(jīng)濟(jì)。當(dāng)系統(tǒng)誤差上下起伏時(shí)，可能會(huì)出現(xiàn)低頻效應(yīng)，如由于電力線噪聲而使偏移以50 Hz或60 Hz變化。

　　通過增加采樣來計(jì)算均值，可以提高精度。一個(gè)信號(hào)或測(cè)量電路中的隨機(jī)噪聲限制了對(duì)任何信號(hào)特性測(cè)量的可重復(fù)性。當(dāng)在一次測(cè)量中包含了更多的采樣時(shí)，就改善了測(cè)量的變動(dòng)與可重復(fù)性。模擬測(cè)量電路實(shí)現(xiàn)均化的方法一般是用低通濾波，或用一個(gè)電容做電荷積分。