寬帶數(shù)字接收機的研究及實現(xiàn)

2．3．1 數(shù)字下變頻DDC
A／D轉(zhuǎn)換器的輸出信號為LVDS形式，進(jìn)入FPGA后需轉(zhuǎn)換為單端信號。采用 Altera公司提供的模塊完成信號轉(zhuǎn)換。由于A／D轉(zhuǎn)換器采用偏移二進(jìn)制，需轉(zhuǎn)換為補碼形式。數(shù)字下變頻是將高速率信號變成低速率基帶信號，以便進(jìn)一步作信號處理。典型的數(shù)字下變頻采用乘法器和NCO實現(xiàn)，其缺點：A／D轉(zhuǎn)換器需在高頻下采樣數(shù)字化；當(dāng)采樣速率很高時，后續(xù)數(shù)字低通濾波則成為瓶頸，特別是當(dāng)濾波器階數(shù)很高時：低通濾波后抽取，這意味著有很多經(jīng)下變頻和低通濾波后的數(shù)據(jù)都未被利用，浪費大量運算結(jié)果，運算效率低。因此，這里提出一種基于多相結(jié)構(gòu)的高效寬帶數(shù)字下變頻結(jié)構(gòu)，如圖3正交變換的多相濾波實現(xiàn)圖3所示。

具體實現(xiàn)：2倍抽取在A／D轉(zhuǎn)換器內(nèi)部通過DMUX完成，然后由符號轉(zhuǎn)換將輸人信號正負(fù)交替輸出，利用加法器實現(xiàn)，加減可控制。
需輸出原數(shù)據(jù)時，加減控制設(shè)為加法；需輸出反相數(shù)據(jù)時，則設(shè)為減法，輸出數(shù)據(jù)為零減去原數(shù)據(jù)。FPGA實現(xiàn)如圖4所示。

2．3．2 多相信道化濾波器組
經(jīng)下變頻得到I，O兩路信號，為得到較高的頻率分辨率，采用信道化法。該方法的基本原理是將輸入的全帶信號進(jìn)行頻帶分割，即把接收到的信號頻段分解成若干個不同頻段(又稱子頻段或子信道)，然后分別處理各子段。為得到更高的頻率分辨率，各子頻段可分別再進(jìn)行第2次分割、第3次分割，直到滿足頻率分辨率的要求。由于該設(shè)計的接收機工作在中頻，因此只需1次分割即可。
假設(shè)偵察系統(tǒng)接收的中頻帶寬為300 MHz，A/D轉(zhuǎn)換器采樣速率為600 MHz，帶通采樣，無模糊帶寬為300 MHz，周期延拓后，中頻帶寬(300 MHz)落在其中的一個周期內(nèi)，因此不會產(chǎn)生頻率混疊現(xiàn)象。無模糊帶寬(300 MHz)分為32個信道，輸入分為實部和虛部。各信道帶寬是9．375 MHz(300／32)。該系統(tǒng)設(shè)計采用基于DFT多相濾波器組的信道化濾波器技術(shù)，實現(xiàn)數(shù)字信道化濾波器。由于采用預(yù)先抽取方式，降低濾波運算的運算量。而IDFT可利用FFT實現(xiàn)。因此系統(tǒng)的數(shù)據(jù)率降低，實時性能很高。