基于EMC的普通電子元器件選擇
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我們經(jīng)?？梢钥吹?，在電源和地之間連接著去耦電容，它有三個方面的作用：一是作為本集成電路的蓄能電容；二是濾除該器件產(chǎn)生的高頻噪聲，切斷其通過供電回路進(jìn)行傳播的通路；三是防止電源攜帶的噪聲對電路構(gòu)成干擾。
影響去耦電容效率的因素是電容的介質(zhì)材料，生產(chǎn)去耦電容常用兩種材料，一種是鋇鈦氧體(Z5U)，另一種是鍶鈦氧體(NPO)，Z5U有更大的介電常數(shù)，它的諧振頻率從1MHz到20MHz，NPO的介電常數(shù)比較小，有較高的諧振頻率(超過10MHz)，所以Z5U更適合在低頻電路中做去耦電容，而NPO更適合在高頻電路中(超過50MHz)。
就理想狀態(tài)而言，旁路電容和去耦電容應(yīng)當(dāng)在電源入口的地方盡量靠近放在一起，來濾掉高頻噪聲，去耦電容的取值大約是旁路電容的1／100到1／1000，去耦電容應(yīng)當(dāng)盡可能靠近IC器件，因為導(dǎo)線電阻會降低去耦電容的作用。陶瓷電容常常被用來起去耦作用，其取值取決于最快信號的上升／下降沿的時間。舉例來說，對于33MHz的時鐘頻率，使用4．7nF到100nf的去耦電容，對于100MHz的時鐘頻率，使用10nF。另一方面，電容的等效串聯(lián)電阻對信號有衰減作用，會影響電容的去耦作用，特別是工作頻率接近于電容的諧振頻率時。為了最佳的EMC性能，電容最好有很小的等效串聯(lián)電阻，所以最好選用等效串聯(lián)電阻小于1 Ω的電容。
電容在電路中的加入常常是為了提高抗EMI，但在不考慮電容的諧振頻率的情況下，濾波的性能并不是很好。理想電容的阻抗是隨著頻率的升高降低，而實際電容的阻抗不是這樣的，在頻率較低的時候，呈現(xiàn)電容特性，即阻抗隨頻率的增加而降低，在某一點(diǎn)發(fā)生諧振，在這點(diǎn)電容的阻抗等于等效串聯(lián)電阻ESR。在諧振點(diǎn)以上，由于ESR的作用，電容阻抗隨著頻率的升高而增加，這是電容呈現(xiàn)電感的阻抗特性。在諧振點(diǎn)以上，由于電容的阻抗增加，因此對高頻噪聲的旁路作用減弱，甚至消失。
我們在使用過程中往往并聯(lián)使用去耦電容，這種做法可以減少更大頻寬的由電源引起的開關(guān)噪聲。在抑制由有源器件開關(guān)時產(chǎn)生的射頻電流方面，多個并行去耦電容可以提高6dB的作用。多個去耦電容不只是提供一個更大頻寬的分配，它們還可以提供更大的引線寬度來降低導(dǎo)線電感，更大的提升去耦作用。兩個并行電容的取值應(yīng)當(dāng)不同，相差兩個數(shù)量級左右，比如說0．1UF和0．01UF的兩個并行去耦電容，來獲得更好的去耦效應(yīng)。還要注意在數(shù)字電路的去耦中，低的ESR比諧振頻率更重要，因為低的ESR提供一個到地的小電阻，可以提供充足的去耦作用，即使在超過諧振頻率時，電容等效于電感的時候。
3 電感的選擇
電感是電場和磁場的連接器件，因為可以和磁場相互影響固有的本性，所以電感比其他元器件更敏感。和電容一樣，當(dāng)我們恰當(dāng)?shù)膽?yīng)用電感時，它可以解決許多EMC的問題。
從封裝方面來看，電感相比電容或者電阻的好處是它沒有寄生感應(yīng)，所以插裝電感和貼裝電感幾乎沒有什么不同。
電感有兩種中心材料：鐵或鐵氧體。鐵中心材料電感一般用于低頻應(yīng)用中(幾十kHz)，而鐵氧體中心材料電感一般用于高頻(MHz)。因此，鐵氧體中心材料電感更適合用在EMC應(yīng)用中。由于鐵氧體在衰減較高頻的同時讓較低頻幾乎無阻礙地通過，故在EMI控制中得到了廣泛的應(yīng)用。用于EMI吸收的磁環(huán)／磁珠可制成各種的形狀，廣泛應(yīng)用于各種場合。如在PCB板上，可加在DC／DC模塊、數(shù)據(jù)線、電源線等處。它吸收所在線路上的高頻干擾信號，卻不會在系統(tǒng)中產(chǎn)生新的零極點(diǎn)，不會破壞系統(tǒng)的穩(wěn)定性。它與電源濾波器配合使用，可很好地補(bǔ)充濾波器高頻端性能的不足，改善系統(tǒng)中濾波特性。
有兩種電感經(jīng)常用在EMC的應(yīng)用中，一個是ferrite beads(鐵氧體磁珠)，ferrite clamps(鐵氧體磁芯)。鐵氧體磁珠是一個簡單的旋轉(zhuǎn)電感，有一個引線通過鐵氧體材料組成。在高頻方面提供10dB的衰減，在直流方面的衰減很小。鐵氧體磁芯和鐵氧體磁珠相似，在頻率超過MHz的區(qū)域提供10 dB到20dB的衰減，無論是在共?；虿钅ＤＪ较隆ｋ姼薪?jīng)常用在LC濾波或交流濾波中。
4 集成電路的選擇
現(xiàn)代的數(shù)字集成電路大多是基于CMOS技術(shù)制造的。CMOS器件的靜態(tài)功耗比較低，但是快速開關(guān)CMOS器件需要從電源處有更多的瞬態(tài)功率分配。一個高速CMOS器件對電源的動態(tài)要求可能會超過一個類似的Bipolar(TTL)器件。因此在這些器件旁邊需要使用去耦電容來減少對電源的瞬態(tài)需要。
對于組合邏輯電路，時鐘抖動、電力線諧波可能會在使用不同種類的邏輯器件時產(chǎn)生，例如CMOS和TTL，這主要是因為它們有不同的開關(guān)門限。為了避免這種問題，最好使用同類邏輯器件?，F(xiàn)在多數(shù)設(shè)計者選擇CMOS器件時因為它們有一個很高的干擾極限。由于使用CMOS技術(shù)制造，CMOS邏輯器件是和微控制器接口的首選邏輯器件。很重要的一點(diǎn)是使用CMOS器件時，輸入腳位在不使用的時候應(yīng)當(dāng)接地或者接到電源，因為在MCU電路中，噪音干擾也會使這些沒有使用的輸入端口變得無規(guī)律的變化，有可能使MCU執(zhí)行不該執(zhí)行的代碼。
現(xiàn)在集成電路的封裝五花八門，但是總體而言，集成電路的引線越短，EMI的問題就越少。所以表面貼裝的集成電路是EMC設(shè)計的最佳選擇，因為它有低的寄生效應(yīng)和回路面積。更進(jìn)一步地提高PCB上直接使用芯片綁定的方法。
IC管腳的排列方法也會影響EMC的效能。將IC的電源供給線放在IC封裝的中央，可以獲得從芯片核到封裝管腳最短的引線長度，也就具有更低的引線感應(yīng)系數(shù)，接近的VCC和IGND管腳可以使去耦電容更容易布局和作用更明顯。
在單板電路設(shè)計中或整個系統(tǒng)中，時鐘電路是影響EMC效能的主要因素之一。許多從IC而來的干擾都和時鐘頻率或者它的諧振分量有關(guān)。這就需要更好的電路設(shè)計和PCB Layout技術(shù)應(yīng)用在系統(tǒng)時鐘設(shè)計中來減小這些干擾。良好的接地，充足的去耦電容和旁路電容都可以減小這些輻射。在CLOCK的分配上使用高阻抗的緩沖也可以減小從時鐘信號而來的反射和噪音干擾。
5 結(jié)束語
總之，電子元器件的選擇是一個很復(fù)雜的問題，對于電路的設(shè)計者而言，不光是要考慮元器件的性能，元器件的質(zhì)量等級、EMC都已經(jīng)成為設(shè)計之初設(shè)計者必須考慮的問題。本文主要介紹了在單板設(shè)計中通過選用合適的普通電子元器件來減少或抑制EMI的影響。對于設(shè)計者而言簡單元器件如電阻、電容、電感的選擇是可以控制件，在電路中選擇合適的器件會對我們整個系統(tǒng)的EMC問題打下良好的基礎(chǔ)。本文引用地址：http://2s4d.com/article/177310.htm
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