利用單片機(jī)和CPLD實(shí)現(xiàn)直接數(shù)字頻率合成(DDS)
3.2.1 頻率值的接收與顯示
鍵盤、顯示部分用來實(shí)現(xiàn)用戶與單片機(jī)的交互。系統(tǒng)采用中斷查詢的方式接收通過鍵盤輸入的頻率值。該頻率值一方面送到數(shù)碼顯示接口進(jìn)行顯示,另一方面轉(zhuǎn)化成頻率控制字送往相位累加模塊。鍵盤顯示接口部分如圖3所示,圖中虛線框內(nèi)部分均由CPLD實(shí)現(xiàn)。
3.2.2 數(shù)控振蕩源(NCO)設(shè)計(jì)實(shí)現(xiàn)
這一部分是DDS信號(hào)合成中的關(guān)鍵部分,由DDS系統(tǒng)原理框圖(圖2)可知,這一部分主要是由相位累加器、地址總線控制器、數(shù)據(jù)總線控制器與SRAM組成。其中,除了SRAM外,其余3個(gè)模塊都是在CPLD上實(shí)現(xiàn)。
相位累加器是整個(gè)DDS系統(tǒng)運(yùn)轉(zhuǎn)的關(guān)鍵,它設(shè)計(jì)的好壞直接影響到整個(gè)系統(tǒng)的功能和如圖4所示,它實(shí)質(zhì)上是1個(gè)帶反饋的32位加法器,性能。把輸出數(shù)據(jù)作為另一路輸入數(shù)據(jù)和從微處理器送來的頻率控制字進(jìn)行連續(xù)相加,產(chǎn)生有規(guī)律的32位相位地址碼。設(shè)計(jì)中采用流水線技術(shù)實(shí)現(xiàn)32位加法器,通過在組合邏輯之間插入觸發(fā)器,降低了寄存器之間的傳輸延時(shí),從而保證系統(tǒng)能夠在較高的時(shí)鐘速度下運(yùn)行。
地址總線控制模塊和數(shù)據(jù)總線控制模塊是根據(jù)系統(tǒng)工作狀態(tài)的不同,對(duì)系統(tǒng)的地址總線、數(shù)據(jù)總線以及控制線進(jìn)行切換,這一部分的設(shè)計(jì)比較容易實(shí)現(xiàn),這里就不再贅述。
3.2.3 輸出信號(hào)調(diào)理部分
這一部分是由D/A轉(zhuǎn)換器、幅度放大器和濾波器構(gòu)成,其電路如圖5所示。
DA器件選用的是AD公司的高速芯片9713B,該芯片的輸入是12位的。幅度調(diào)節(jié)電路是由放大器組成。這是1個(gè)電流反饋的高速放大電路。它把DA輸出的電流轉(zhuǎn)換成電壓,通過反饋電阻RFB的電流決定9617輸出的幅度。RL和RFF起分流作用,限制用于I/V轉(zhuǎn)換的電流,同時(shí)在9617內(nèi)部提供一個(gè)輸出電壓幅度。流過R2的電流給9617 輸出端提供一個(gè)直流偏置,調(diào)節(jié)R1的阻值可以調(diào)整偏置電流的大小。整個(gè)放大電路最大的幅度是±4.096 V。模擬輸出的最后部分是濾波電路,濾波器的選擇主要取決與系統(tǒng)所要輸出的波形。譬如我們?cè)谟肈DS技術(shù)合成正弦信號(hào)時(shí),可以選用橢圓濾波器濾波。
4 結(jié)語
與傳統(tǒng)的頻率合成方法相比,DDS合成方法具有頻率切換快、頻率分辨率高、相位變化連續(xù)等一系列突出優(yōu)點(diǎn)。使用單片機(jī)靈活的控制能力以及良好的人機(jī)對(duì)話功能與CPLD的高性能、高集成度相結(jié)合,能夠突破傳統(tǒng)設(shè)計(jì)中的許多設(shè)計(jì)瓶頸,使系統(tǒng)性能大幅度提高;同時(shí),用這種方法實(shí)現(xiàn)的DDS電路具有很大靈活性,它可以根據(jù)用戶的需要設(shè)計(jì),滿足用戶的特殊要求。因此,該系統(tǒng)具有很好的開發(fā)、應(yīng)用前景。
同時(shí),我們也應(yīng)該注意到由于DDS數(shù)字化實(shí)現(xiàn)的固有特點(diǎn),像相位累加器的相位舍位、波形幅度量化和DAC器件非理想特性,使得輸出信號(hào)頻譜雜散較大。當(dāng)合成信號(hào)的輸出頻率比較高時(shí),表現(xiàn)得尤為突出,從而限制了輸出信號(hào)的頻率范圍。對(duì)此,我們一方面在設(shè)計(jì)過程中應(yīng)盡量減小能夠引起雜散的各種因素,另外更重要的是采取一些便于CPLD實(shí)現(xiàn)而同時(shí)能夠有效降低輸出雜散的技術(shù),如對(duì)DDS相位累加器的改進(jìn)[2]、ROM數(shù)據(jù)壓縮[3]、使用抖動(dòng)注入技術(shù)[4]等。從而使開發(fā)出的DDS系統(tǒng)性能更加優(yōu)良。
參考文獻(xiàn)
1 ANALOG DEVICES,12_bit,100MSPS D/A.CONVERTERS
2 H.T.Nicholas,III H.Samulei. An analysis of the output spectrum of Direct Digital Frequency Sythesizers in the presence of phase-accumulator truncation, IEEE Proc.41st AFCS,1987495~502
3 Nicholas H T, III H .Samulei, Kim B. The optimization of direct digita frequency synthesizer performance in the presence of finite word lengtheffects, IEEE Proc42th AFCS,1988357~363
4 Vankka J.Spur reduction techniques in sine output directdigital synthesis,IEEE Proc.50th. AFCS,1996951~959
5 張厥盛,曹麗娜.鎖相與頻率合成技術(shù).西安:電子科技大學(xué)出版社,1995
6 周國(guó)富.利用FPGA實(shí)現(xiàn)DDS專用集成電路.電子技術(shù)應(yīng)用,1998(2):49~51
評(píng)論