如何利用FPGA降低手持設(shè)備MPU的功耗

設(shè)計(jì)人員可以禁用傳送到這部分電路的時(shí)鐘來達(dá)到這個(gè)目的。一種簡單的做法是將時(shí)鐘信號與使能信號相“與(AND)”，如圖2所示。如果使能信號是低電平，那么與門的輸出將保持低電平。如果使能信號為高電平，與門將輸出時(shí)鐘信號。

圖2：一種簡單的時(shí)鐘選通機(jī)制

還可以使用其它方法。如果可能并且拓?fù)溆种С值脑?，可以通過復(fù)接地址和數(shù)據(jù)線來減少信號線數(shù)量。在我們這個(gè)例子中，到視頻編碼器的輸出是16位數(shù)據(jù)，我們可以把它復(fù)接成8位，然后分別在時(shí)鐘的兩個(gè)沿(上升沿和下降沿)發(fā)送出去。這樣做也能節(jié)省動(dòng)態(tài)功耗。此外，選擇串行接口代替并行接口也能降低功耗。使用帶較低電容負(fù)載的LVTTL或LVCMOS I/O也很有用。

嵌入式處理器

將處理器嵌入到FPGA中是手持設(shè)備設(shè)計(jì)人員可以采用的又一種策略，它可以帶來很多好處。首先，減少了定制處理器帶來的上述挑戰(zhàn)。其次，外設(shè)和處理器之間的交互發(fā)生在FPGA內(nèi)部，因而可以減少I/O數(shù)量。由于I/O會(huì)消耗相當(dāng)多的功率，此舉也能達(dá)到一定程度的節(jié)能效果。賽靈思的Virtex-5版本支持PowerPC 440處理器、硬處理器和MicroBlaze軟處理器，所有這些處理器都可以被設(shè)計(jì)人員用來創(chuàng)建高端或低端應(yīng)用系統(tǒng)。

隨著90m和65nm半導(dǎo)體技術(shù)的發(fā)明，門的尺寸在不斷縮小，導(dǎo)致靜態(tài)功耗問題越來越突出，在對功耗指標(biāo)越來越敏感的今天，這是一個(gè)極具挑戰(zhàn)性的現(xiàn)象。由于功耗問題獲得了眾多FPGA供應(yīng)商的重視，在這個(gè)領(lǐng)域中已出現(xiàn)許多令人興奮的新技術(shù)。低功耗設(shè)計(jì)將決定一個(gè)系統(tǒng)的集成能力有多強(qiáng)，業(yè)界也迫切需要將注重功耗的設(shè)計(jì)技術(shù)標(biāo)準(zhǔn)化。