M4K塊移位寄存器數(shù)據(jù)讀進方式的邏輯分析儀設(shè)計

摘要：采用Altera公司的Cyclone系列EPlC3T144C8作為控制芯片，QuartusⅡ為軟件平臺，用硬件描速語言設(shè)計了一個具有變頻采樣時鐘和16路采樣通道，基于VGA顯示的邏輯分析僅．該設(shè)計方案利用FPGA內(nèi)部的M4K決作為移位寄存器不斷地進行讀進數(shù)據(jù)的方式，提高了工作速度、性能穩(wěn)定性以及分析的范圍和質(zhì)量。該邏輯分析儀實現(xiàn)簡單，價格低，具有較高的使用價值。
關(guān)鍵詞：邏輯分析僅；FPGA；采樣；移位寄存器

邏輯分析儀主要采用高速采樣、靈活觸發(fā)和大容量存儲等技術(shù)來實現(xiàn)對被測數(shù)據(jù)的捕獲、存儲和定位分析。傳統(tǒng)數(shù)據(jù)存儲電路將采樣回來的數(shù)據(jù)先經(jīng)過鎖存器鎖存，一旦觸發(fā)標(biāo)志有效，再根據(jù)采樣時鐘的頻率把鎖存器數(shù)據(jù)輸出到外接的SRAM。其缺點是速度慢、存儲占用空間大，不適用于大量數(shù)據(jù)緩存的需求。本文以三星的SDR SDRAM(K4S64632)作為存儲器，通過FPGA內(nèi)部的M4K塊作為移位寄存器不斷的進行讀進數(shù)據(jù)的方式，在不中斷程序運行的情況下實現(xiàn)有效數(shù)據(jù)不間斷的讀進，設(shè)置3種采樣模式，結(jié)果表明該設(shè)計提高了數(shù)據(jù)的分析范圍和質(zhì)量。

1 邏輯分析儀總體方案
邏輯分析儀包括：數(shù)據(jù)采樣、數(shù)據(jù)存儲、顯示控制3大部分。由于Cyclone芯片EP1C3T144C8理想情況下最大頻率可達到275 MHz，在實際設(shè)計中考慮到其誤差，該設(shè)計的信號捕獲精度定位在100 MHz。最多16路信號捕獲輸入通道，1路信號觸發(fā)通道，可調(diào)的采樣時鐘／周期，3種信號采樣模式，使用計算機的的顯示器作為波形顯示屏幕。

模塊整體上是根據(jù)數(shù)據(jù)流的方向劃分的，如圖1所示。sys_ctrl模塊對系統(tǒng)復(fù)位信號進行異步復(fù)位、同步釋放，并且通過Cyclone芯片EP1C3T 144C8內(nèi)部的PLL例化得到多個穩(wěn)定可靠的時鐘信號。Sampling_ctrl模塊包含按鍵檢測、觸發(fā)控制、數(shù)據(jù)采樣、數(shù)據(jù)存儲等多個功能是采集控制的核心模塊。VGA顯示模塊包含界面設(shè)計、字模數(shù)據(jù)尋址送顯方式和顯示驅(qū)動的時序控制。

2 復(fù)位信號產(chǎn)生PPL例化
邏輯分析儀的復(fù)位設(shè)計如圖2所示，這個模塊設(shè)計里，先用FPGA的外部輸入時鐘clk將FPGA的輸入復(fù)位信號rat_n異步復(fù)位、同步釋放處理，然后將復(fù)位信號輸入PLL，同時clk也輸入PLL。在PLL輸出時鐘有效前，系統(tǒng)的其他部分都保持復(fù)位狀態(tài)。PLL的輸出locked信號在PLL有效輸出之前一直是低電平，等PLL輸出穩(wěn)定有效之后拉高該信號。FPGA外部輸入復(fù)位信號rst_n和locked信號相與作為整個系統(tǒng)的復(fù)位信號。從PPL輸出端得到時鐘不僅頻率和相位上比較穩(wěn)定，而且網(wǎng)絡(luò)延時也相比內(nèi)部的邏輯產(chǎn)生的分配時鐘要小得多。