串行RapidIO提升模塊化基站設計
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事實上，客戶認為基站價格每年必須下降 80%。為了盡可能具成本效益地提供高帶寬要求的服務，服務提供商也要求吞吐量有顯著的增加――保證 10 Gbps。這就產(chǎn)生了一個，如何解決降低成本和提高性能這一明顯矛盾的問題？
將來，模塊化必將降低制造成本和設備升級成本，以滿足更嚴格的要求。然而，隨著符合標準的特定應用系統(tǒng)元件（ASSC）的部署，模塊化也可以滿足顯著增長的系統(tǒng)性能需求。結果如何呢？更高的吞吐量可以增加任何給定時隙的服務容量，從而可以降低服務的單位成本。
那么，我們怎樣實現(xiàn)模塊化呢？利用更低成本的標準元件來代替相對昂貴的基于蜂窩和 FPGA 的 ASIC 器件來實現(xiàn)該目標尚有很長一段路。但是，如果這些標準元件在沒有采用定制設計接口的條件下進行互操作，就需要標準接口。定制設計接口是標準元件有效使用的天敵，并可阻礙制造商最大限度地利用模塊化的能力。
串行 RapidIO 是為解決嵌入式系統(tǒng)中此問題而設計的一種開放標準接口。在實現(xiàn)板上
本文將介紹在模塊化 3G 基站設計中，兩種串行 RapidIO ASSC 的使用如何將性能提高 20%，以及根據(jù)基站設計師的說法，與其它解決方案相比如何降低 50% ~ 75% 的材料成本（BOM）。特別是，我們描述了一個標準的 ASSC――10 Gbps 串行緩沖器，它可消除基站嚴重的吞吐量瓶頸 ―― 幀樣本比較瓶頸；同時還討論了怎樣用另一個標準 ASSC，即預處理交換器，通過減輕數(shù)字信號處理器（DSP）負載來提高系統(tǒng)性能。
幀樣本比較瓶頸
今天的無線基站必須多次處理同一套數(shù)據(jù)來解碼不同的信息。例如在 3G 系統(tǒng)中同樣的硬件模塊（DSP 或碼片率處理 ASIC）需要獲得 10 ms的樣本幀數(shù)據(jù)來首先執(zhí)行隨機存取通道（RACH）解碼，然后執(zhí)行數(shù)據(jù)通道（DCH），而同樣的數(shù)據(jù)都要被集群中所有的 DSP 訪問。
然而，射頻（RF）環(huán)境的干擾會導致數(shù)據(jù)的失真、破壞以及數(shù)據(jù)包的丟失。為此，基站必須對數(shù)據(jù)進行時域比較，以提高實時處理算法程序的效率，來彌補這些錯誤和損失，基站需要對以前的幀樣本（n-1）和當前的幀樣本（n）進行對比。但是，在 3G 基站等較高數(shù)據(jù)吞吐量的系統(tǒng)中，樣本都是相當大的，并且系統(tǒng)吞吐量會因執(zhí)行如此大的樣本比較而受到限制。
幀樣本比較問題通常消耗寶貴的系統(tǒng)資源來實現(xiàn)所需的速度，并且限制基站系統(tǒng)以具競爭力的價格支持增值服務的能力。3G、4G 及以上的下一代無線基礎設施需要 10 Gbps的基站數(shù)據(jù)處理速度，以使傳送到獨立終端的傳輸數(shù)目最多。
可行但又不太理想的幾種辦法
有限的本地存儲能力是瓶頸?；旧希珼SP 本地存儲器沒有足夠的容量在一個操作中執(zhí)行這種比較。解決這個問題的一種方法是將大數(shù)據(jù)樣本分成若干片段進行單獨處理，然后再將這些結果整合起來。不過，這會影響基帶的吞吐量并降低性能。無論如何，這些本地存儲器應該專門用于高速緩存和程序代碼。如果將它們用于另外的用途將導致需要更多板上其它地方的存儲器，同時還會產(chǎn)生器件和空間成本以及存儲器管理等問題。當然，基站制造商可以通過增加 DSP 的數(shù)量或提高速度來部分地彌補性能的下降。但是，這種增量的方法并不能解決根本問題 ―― 存儲大量數(shù)據(jù)樣本并迅速將它們傳遞給 DSP 進行處理。
由于存儲容量是我們面臨的一個挑戰(zhàn)，我們可以在板上增加一個本地存儲器作為緩沖器來饋入其它本地存儲器。這將使存儲管理變得復雜，只不過是減輕瓶頸問題的權宜之計，而不能解決這個問題。
另一種選擇是，我們可以使用復制的并行存儲器。然而，這將使器件和板卡空間非常昂貴，并會顯著增加 BOM。此外，由于吞吐量需求增加，電路板需要進行重新設計以容納更大的存儲器。因此，這種方案不易于進行擴展。
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