基于TSI578的串行RapidIO交換模塊設(shè)計(jì)
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1．3 時鐘設(shè)計(jì)
TSI578芯片需要3個時鐘源，其中一路156．25MHz差分對時鐘輸入(S_CLK_p／n)用來控制信號的傳輸速率，另一路100 MHz共模時鐘信號(P_CLK)用以控制TSI578內(nèi)部寄存器的訪問。另外，由100 MHz的高穩(wěn)晶振產(chǎn)生的時鐘信號經(jīng)過驅(qū)動芯片后，其中一路可提供P_CLK時鐘，另外一路經(jīng)過AD9516芯片產(chǎn)生所需的差分時鐘信號S_CLK_p／n。RapidIO數(shù)據(jù)的傳輸波特率可通過管腳，分別設(shè)置為1．25G、2．5G和3．125G。
1．4 復(fù)位設(shè)計(jì)
外部復(fù)位信號在輸入后，可與手動復(fù)位信號一起作為邏輯門的輸入，邏輯門的輸出連接至FPGA的復(fù)位控制管腳，從FPGA產(chǎn)生的復(fù)位信號可直接提供給TSI578以及其它芯片作為復(fù)位輸入。
2 基于信號完整性的高速電路板設(shè)計(jì)
對于高速電路板來說，信號完整性問題是非常關(guān)鍵的一個問題。信號完整性設(shè)計(jì)包括兩個方面，一個是原理圖中的信號完整性設(shè)計(jì)，另一個是PCB中的信號完整性設(shè)計(jì)。在原理圖設(shè)計(jì)中，主要考慮反射和地彈效應(yīng)。對于以上兩個效應(yīng)的處理，可分別采用阻抗匹配和去耦電容兩種方法進(jìn)行處理。為了更好的解決信號完整性問題，通常只局限于原理圖設(shè)計(jì)是遠(yuǎn)遠(yuǎn)不夠的，更多的工作還在PCB的設(shè)計(jì)中。PCB中的信號完整性分析包括布線前仿真和布線后仿真，前仿真是指在PCB布局、布線之前，對原理圖中的高速信號進(jìn)行仿真，以考察信號在虛擬的疊層結(jié)構(gòu)與布線參數(shù)下的傳輸效果，幫助設(shè)計(jì)者優(yōu)化出一套適合當(dāng)前電路的PCB疊層結(jié)構(gòu)、布線阻抗與高速設(shè)計(jì)規(guī)則(線寬、線長、間距等)。后仿真則提供批處理仿真功能，它對PCB進(jìn)行整板或關(guān)鍵網(wǎng)絡(luò)進(jìn)行交互式仿真分析，輸出精確的信號波形、電磁輻射頻譜或眼圖，設(shè)計(jì)者可以修改布線參數(shù)后再仿真，從而發(fā)現(xiàn)并改善不合理的布線。本設(shè)計(jì)中的SRIO信號是關(guān)鍵的高速信號，根據(jù)PCB仿真結(jié)果設(shè)計(jì)出的PCB疊層結(jié)構(gòu)和設(shè)計(jì)規(guī)則如表1和表2所列。本文引用地址：http://2s4d.com/article/156523.htm
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