數(shù)字中頻調(diào)制解調(diào)系統(tǒng)的設(shè)計與實(shí)現(xiàn)
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1．6 CPLD模塊
CPLD采用Altera公司的MAXⅡ系列的EPM2210F324來實(shí)現(xiàn)系統(tǒng)電源上電順序控制電壓監(jiān)測、軟件看門狗、時鐘綜合器的配置和FPGA與DSP的程序加載等功能。具體實(shí)現(xiàn)如下：系統(tǒng)上電時根據(jù)系統(tǒng)電源上電要求，控制電源模塊加電使能端來控制上電順序。通過電壓監(jiān)測芯片，對系統(tǒng)電壓異常進(jìn)行監(jiān)測，根據(jù)異常情況進(jìn)行系統(tǒng)復(fù)位或切斷電源。通過內(nèi)建計數(shù)器，實(shí)現(xiàn)軟件看門狗功能，軟件看門狗可以通過DSP使能打開或關(guān)閉，以方便系統(tǒng)調(diào)試。系統(tǒng)正常上電后通過SPI配置時鐘綜合器，產(chǎn)生系統(tǒng)所需的時鐘。時鐘配置完成后，CPLD控制FPGA采用FPP方式從FL-ASH中加載程序，當(dāng)FPGA加載成功后，根據(jù)FPGA的配置引腳CONFIGDONE狀態(tài)，將FLASH控制權(quán)交給DSP，控制DSP完成程序的加載。
1．7 時鐘和電源模塊
實(shí)現(xiàn)數(shù)字中頻調(diào)制解調(diào)系統(tǒng)的時鐘電路設(shè)計如下：板內(nèi)40 MHz恒溫晶振與外部供給的10 MHz原子鐘通過時鐘綜合器ADI公司的AD9522做雙時鐘切換、主備時鐘備份，CPLD根據(jù)需要配置時鐘綜合器生成DSP與FPGA的40 MHz工作時鐘、AD9233的40MHz或80 MHz采樣時鐘、AD9957的800 MHz輸入時鐘。電源采用凌特公司的LTM4600產(chǎn)生FPGA和DSP的I／O電壓3．3 V和FPGA的核電壓1．1 V，采用凌特公司的LT1764產(chǎn)生FPGA的2．5V電壓，采用TI公司的TPS54310產(chǎn)生DSP的核電壓1．2V，用凌特公司的LT1764產(chǎn)生AD9233的模擬電源1．8V和AD9957的模擬電壓3．3V。
2 軟件設(shè)計
2．1 MSK數(shù)字擴(kuò)頻調(diào)制
根據(jù)理論分析，MSK可以看作是具有正弦加權(quán)的OQPSK，系統(tǒng)采用具有正弦加權(quán)的OQPSK的調(diào)制方案，原理框圖如圖2所示。
本文引用地址：http://2s4d.com/article/156096.htm
在硬件電路實(shí)現(xiàn)時，MSK基帶調(diào)制(圖中實(shí)線部分)在FPGA中實(shí)現(xiàn)，當(dāng)接收到系統(tǒng)的發(fā)送允許St_TCLK時，啟動MSK基帶調(diào)制，從RAM中讀取發(fā)送信息數(shù)據(jù)，從低位開始進(jìn)行差分編碼、根據(jù)消息和偽碼進(jìn)行偽隨機(jī)擴(kuò)頻，將擴(kuò)頻后的數(shù)據(jù)進(jìn)行串并變換、正余弦加權(quán)運(yùn)算，之后將正余弦加權(quán)后數(shù)據(jù)送給D／A處理。中頻調(diào)制(圖中虛線部分)采用AD公司的帶D／A轉(zhuǎn)換的正交數(shù)字上變頻器AD9957完成，AD9957可以實(shí)現(xiàn)數(shù)據(jù)的內(nèi)插濾波、正交上變頻、D／A轉(zhuǎn)換輸出等功能，本系統(tǒng)設(shè)置中頻頻率為70 MHz。
由于基帶MSK調(diào)制就是對并行的兩路數(shù)據(jù)進(jìn)行正弦加權(quán)，即每個比特對應(yīng)于周期為fb／4的半個的正弦波形，根據(jù)0／1選擇不同的相位，因此在具體實(shí)現(xiàn)中，可以采用查找表的方法，根據(jù)內(nèi)插系數(shù)先產(chǎn)生半個波長的正弦波信號數(shù)據(jù)進(jìn)行存儲，在調(diào)制時根據(jù)數(shù)據(jù)選擇輸出不同相位的半個周期正弦波形。
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