基于RFID的農(nóng)產(chǎn)品安全監(jiān)控系統(tǒng)研究

2．2 接口電路的抗干擾措施

DSP的外圍電路工作方式各不相同,速度也各有快慢,信息的交換受DSP數(shù)字信號(hào)處理器的控制。各種任務(wù)均由接口去完成,接口信號(hào)受到干擾將影響到系統(tǒng)的控制結(jié)果。接口的干擾又來自其相連接的傳輸線,包含了印制板的電路線設(shè)計(jì)和電路板與電路板間的連接。電路板與電路板間的連接最常用的傳輸線有扁平電纜、雙絞線和同軸電纜等,從抗干擾的角度看,雙絞線是一種抵抗電磁干擾性能較好的傳輸線,其相交的回路中兩線的往返電流感應(yīng)作用相抵消,因此作用距離達(dá)10 m,用于電源的輸出和輸入部分。DSP產(chǎn)生的PWM控制信號(hào)作用于IPM,采用光耦隔離,因?yàn)楣怦畹墓材Ｒ种票群芨?有效地防止了控制電路和PWM變換器間的共模干擾,其原理圖如圖2所示。

2．3 總線的抗干擾措施

(1)采用三態(tài)門式的總線提高抗干擾能力。由于DSP總線的直流負(fù)載能力有限,如果不夠,就需要通過緩沖器再與芯片相連接;

(2)總線上數(shù)據(jù)沖突的防止措施：CPU與隨機(jī)存儲(chǔ)器的連接是由總線收發(fā)器通過內(nèi)部雙向數(shù)據(jù)總線實(shí)現(xiàn)的,內(nèi)部數(shù)據(jù)總線上會(huì)在某瞬間產(chǎn)生沖突,解決方法是縮小隨機(jī)存儲(chǔ)器存取數(shù)據(jù)的時(shí)間即縮小選通時(shí)間;

(3)克服總線上瞬間不穩(wěn)定的措施：當(dāng)兩個(gè)相位相反的控制信號(hào)在時(shí)間上存在偏差時(shí),一個(gè)由低電平變?yōu)楦唠娖?而另一個(gè)還來不及由高電平變?yōu)榈碗娖?兩個(gè)均是高阻狀態(tài),這一瞬間如果總線的負(fù)載是TTL電路,他將因自身的泄漏電流使總線電壓不穩(wěn)定;若負(fù)載全是CMOS或NMOS,則有幾百兆歐的斷開狀態(tài),很容易耦合干擾。用上拉電阻連接到電源,使總線在此瞬間處于高電位,這樣增強(qiáng)了總線的抗干擾能力。其上拉電阻常選擇1Ω。

2．4 功率輸出的電磁兼容設(shè)計(jì)

功率輸出部分是由IPM、驅(qū)動(dòng)電路和泵升電路組成的電源變換器。運(yùn)用PWM算法,DSP產(chǎn)生的6組PWM信號(hào)通過光電耦合器的隔離傳輸,再通過IPM驅(qū)動(dòng)電路控制IPM內(nèi)部的IGBT開關(guān)工作。直流電源端加吸收電容,可以抑制開關(guān)噪聲。在系統(tǒng)設(shè)計(jì)中應(yīng)保證低壓控制電路盡可能地遠(yuǎn)離功率電路,以保證低壓地信號(hào)不受到電磁幅射和耦合。

2．5 印制電路板抗干擾措施

實(shí)踐證明,印制電路板的設(shè)計(jì)對(duì)抗干擾和保證系統(tǒng)的工作穩(wěn)定有重要影響。印制電路板加電后,印制線上的電流將產(chǎn)生電磁波輻射到空間,電路中的高速元件、晶體振蕩器等器件也將產(chǎn)生電磁輻射。在高速處理的數(shù)字系統(tǒng)中,當(dāng)2倍的延遲時(shí)間大于脈沖的上升沿或下降沿時(shí),印制電路板中的數(shù)字信號(hào)傳輸線應(yīng)當(dāng)按分布參數(shù)的傳輸線的要求考慮匹配,如一般轉(zhuǎn)換速度較快的TTL電路,印制線長(zhǎng)度大于10 cm以上時(shí)就要加終端匹配措施。COMS電路的轉(zhuǎn)換速度比較慢,印制線長(zhǎng)度可放寬5～6倍。根據(jù)電磁輻射模型公式：

E=263×10-6(f2AI)／r

式中：E為印制電路板空間r處的輻射場(chǎng)強(qiáng);f為印制電路板上的工作電流的頻率;A為印制電路板上的環(huán)路面積;I為印制電路板上的電流。

由上式可以看出,減小f,A,I均可以降低印制電路板上的電場(chǎng)發(fā)射。為了更好地抑制干擾,印制電路板的設(shè)計(jì)中應(yīng)考慮以下一些問題：

(1)布線原則：數(shù)字信號(hào)線和模擬信號(hào)線分開,強(qiáng)弱信號(hào)分開,直流電源線正交,發(fā)熱元件應(yīng)遠(yuǎn)離集成電路,磁性元件要屏蔽,每個(gè)IC芯片的電源端對(duì)地端要有去耦電容,引線要短;

(2)印制板的大小應(yīng)適中,邏輯元件相互靠近,與易產(chǎn)生干擾的器件遠(yuǎn)離。印制電路板的接地線應(yīng)盡量寬,這不僅僅是因?yàn)槟軠p少損耗,而且也能減少線的電感分量,從而減小共模干擾。如果是雙層布線或多層布線時(shí)應(yīng)遵循電源和地為中間層、頂層和底層的電線相互正交,盡量少走平行線。

(3)印制電路板上電源輸入端跨接10～100μF的電解電容,對(duì)易受電路中干擾信號(hào)影響和有暫態(tài)狀陡峭變化電流的器件,其與地之間接入高頻特性好的去耦電容,如RAM,ROM芯片動(dòng)作時(shí)電流變化大,應(yīng)在每片的電源端加O．01μF的陶瓷電容以旁路高頻。

3 軟件抗干擾技術(shù)

軟件抗干擾既能提高效能、節(jié)省硬件,又能解決硬件解決不了的問題。大量的干擾源雖然不能造成硬件的破壞,但卻使系統(tǒng)的工作不穩(wěn)定、數(shù)據(jù)不可靠、運(yùn)行失常、程序“跑飛”,嚴(yán)重時(shí)可導(dǎo)致DSP的控制失靈、發(fā)生嚴(yán)重事故。由于故障是暫時(shí)、間歇、隨機(jī)的,用硬件解決比較困難,而軟件可借助以下的技術(shù)予以解決：

(1)利用陷阱技術(shù)防止干擾造成的亂序現(xiàn)象擴(kuò)展下去;

(2)利用時(shí)間冗余技術(shù),屏蔽干擾信號(hào),即多次采樣輸入、判斷,以提高輸入的可靠性;利用多次重復(fù)輸出來判斷,提高輸出信息的可靠性;重新初始化,強(qiáng)行恢復(fù)正常工作,以免I／O的輸入輸出不正常;查詢中斷源的狀態(tài),防止干擾造成誤中斷;在不需要的時(shí)間里屏蔽中斷,以減少因干擾引起的誤中斷;

(3)容錯(cuò)技術(shù)：采用一些特定的編碼,對(duì)數(shù)據(jù)進(jìn)行檢查,判斷是否因存放受干擾,然后從邏輯上對(duì)錯(cuò)誤進(jìn)行糾正;

(4)指令冗余：對(duì)重要的指令可重復(fù)寫多個(gè);

(5)標(biāo)志法：設(shè)特征標(biāo)志、識(shí)別標(biāo)志,常在內(nèi)部數(shù)據(jù)區(qū)的保護(hù)中應(yīng)用;

(6)數(shù)字濾波技術(shù)：主要針對(duì)模擬信號(hào)受到干擾。