智能流程簡(jiǎn)化可編程系統(tǒng)芯片設(shè)計(jì)

隨著SoC設(shè)計(jì)中混合信號(hào)器件的增加，基本的功能驗(yàn)證在半導(dǎo)體的早期制備中變得十分重要。沒(méi)有這種驗(yàn)證，系統(tǒng)設(shè)計(jì)人員將需要為半導(dǎo)體制備的返工耗費(fèi)數(shù)以百萬(wàn)計(jì)美元，并且浪費(fèi)寶貴的設(shè)計(jì)和驗(yàn)證資源，而且還可能錯(cuò)過(guò)產(chǎn)品上市的良機(jī)。幸運(yùn)的是，現(xiàn)在的設(shè)計(jì)人員比過(guò)去有更多的選擇;設(shè)計(jì)混合信號(hào)系統(tǒng)不再局限于混合信號(hào)ASIC、模擬MCU或分立組件。FPGA為系統(tǒng)集成開辟了新的方向，能夠改善系統(tǒng)集成的各個(gè)方面，如降低總體系統(tǒng)成本、提高可靠性、實(shí)現(xiàn)可重配置性、縮短開發(fā)時(shí)間等。這種以可編程系統(tǒng)芯片(PSC)為核心的嶄新解決方案將FPGA門、嵌入式Flash和模擬功能集成在單一可編程器件中，提供理想的低成本方案，具備真正的可編程性，而且可讓系統(tǒng)設(shè)計(jì)人員快速地設(shè)計(jì)和開發(fā)復(fù)雜的混合信號(hào)系統(tǒng)。

　　關(guān)鍵要素

　　如果要一次投片成功，要選擇好的且通過(guò)基本功能驗(yàn)證的可編程設(shè)計(jì)平臺(tái)是非常重要的。據(jù)市場(chǎng)研究機(jī)構(gòu)Dataquest1報(bào)告指出，F(xiàn)PGA從廣義上講，正成為現(xiàn)代高度集成SoC系統(tǒng)的首選媒體。原因很明顯;由于FPGA的半導(dǎo)體構(gòu)架是“預(yù)制”的，不存在非經(jīng)常性工程(NRE)成本，加上任何可能影響產(chǎn)品性能或器件可靠性的工藝變數(shù)實(shí)際上均已解決。涉及芯片整體運(yùn)行的大量復(fù)雜因素(包括影響時(shí)序的寄生RLC效應(yīng)等)均已準(zhǔn)確確認(rèn)，并納入產(chǎn)品的技術(shù)資料表中。因此，所有的驗(yàn)證循環(huán)都可以針對(duì)設(shè)計(jì)的特有功能。下一步所需的是驗(yàn)證方法，可以將確定設(shè)計(jì)及進(jìn)行迭代的時(shí)間減至最少，并且保留所有設(shè)計(jì)內(nèi)容。這可通過(guò)智能建模(即剔除一些不太重要且不會(huì)影響整個(gè)系統(tǒng)行為的細(xì)節(jié))以及將所得到的模型映像到經(jīng)已充分了解的流程來(lái)實(shí)現(xiàn)。

　　越來(lái)越復(fù)雜的內(nèi)容

　　現(xiàn)場(chǎng)可編程性是系統(tǒng)集成的一個(gè)全新方向。這個(gè)新方向能夠?qū)崿F(xiàn)更深層面的集成，并具有多個(gè)重大優(yōu)點(diǎn)：系統(tǒng)設(shè)計(jì)人員可在其系統(tǒng)中省掉多個(gè)器件，并將器件的功能集成到一個(gè)單芯片PSC中，大幅簡(jiǎn)化系統(tǒng)的設(shè)計(jì);顯著減少部件數(shù)目意味著外形尺寸也可顯著減小;微控制器核的集成將使主處理器擺脫外設(shè)的任務(wù)，從而降低系統(tǒng)處理對(duì)數(shù)據(jù)吞吐能力的要求。

　　Actel Fusion PSC是首個(gè)能滿足這種需求的可編程邏輯解決方案，首次將Flash內(nèi)存、混合信號(hào)功能及微控制器技術(shù)與FPGA提供的硬件可重配置性的各種基本優(yōu)點(diǎn)融合在一起。集成的內(nèi)容越來(lái)越復(fù)雜，意味著可以將更多的可能性集成到更小的器件中，但同時(shí)也會(huì)向FPGA設(shè)計(jì)人員提出一些新的挑戰(zhàn)，例如至少得應(yīng)對(duì)混合信號(hào)設(shè)計(jì)的復(fù)雜性。鮮有FPGA設(shè)計(jì)人員有機(jī)會(huì)在這個(gè)領(lǐng)域中取得豐富的經(jīng)驗(yàn)，那么，應(yīng)采用什么方法管理這些項(xiàng)目的復(fù)雜性并確保一次性成功呢?這種交叉領(lǐng)域的專門技術(shù)必須集成在開發(fā)工具流程中。開發(fā)工具必須足夠“聰明”，能夠管理接口、配置和初始化等關(guān)鍵細(xì)節(jié)，以便將不同的部件聯(lián)結(jié)起來(lái)，形成一個(gè)工作整體。在理想的情況下，可采用與傳統(tǒng)開發(fā)工具基本相同的流程，將這種新系統(tǒng)功能的復(fù)雜設(shè)計(jì)內(nèi)容聚合起來(lái)。

　　傳統(tǒng)的FPGA設(shè)計(jì)流程

　　在選擇ASIC或可編程解決方案時(shí)，第二個(gè)考慮因素是FPGA工具的易用性和成本效益。眾所周知這些工具是用于集成高度復(fù)雜的設(shè)計(jì)功能，如快速架構(gòu)開發(fā)(即通過(guò)快速生成核來(lái)實(shí)現(xiàn)開發(fā))、邏輯和物理綜合、行為和結(jié)構(gòu)仿真，以及各種創(chuàng)新的調(diào)試技術(shù)。這些系統(tǒng)越來(lái)越多地向更高的抽象層擴(kuò)展，涵蓋器件/系統(tǒng)建模、設(shè)計(jì)分區(qū)、基于總線的通信協(xié)議和軟/硬件協(xié)同驗(yàn)證。但傳統(tǒng)FPGA設(shè)計(jì)流程的基本目標(biāo)是將所需要的部件捆綁成一個(gè)“按鈕”式的流程，容許單一工程師便可定義、生成和驗(yàn)證設(shè)計(jì)的“軟”副本，然后在硬件FPGA系統(tǒng)門中實(shí)現(xiàn)和調(diào)試。