基于閃存的大容量存儲(chǔ)陣列

圖3中信號(hào)是第一級(jí)存儲(chǔ)芯片的接口信號(hào)，是以cle_wrl的上升沿來作為觸發(fā)的，其中dio_wrl信號(hào)對(duì)應(yīng)于上面編程時(shí)序圖的I／Ox信號(hào)，ale_wrl、cle_wrl、we_wrl、re_wrl、wp_wrl信號(hào)為Flash芯片的地址鎖存、命令鎖存、寫使能、讀使能、寫保護(hù)信號(hào)。其中寫命令h80后的00、40、1B是上位機(jī)通過控制板發(fā)至存儲(chǔ)板的行地址，由時(shí)序可知，與Flash芯片的所需要的編程時(shí)序一致。
3．2 流水的緩存模塊設(shè)計(jì)
根據(jù)NAND Flash芯片的特點(diǎn)，高速數(shù)據(jù)控制模塊的數(shù)據(jù)流按照頁訪問方式進(jìn)行管理。設(shè)計(jì)選取的Flash芯片的頁大小為4 kB，因此在寫入的數(shù)據(jù)進(jìn)入高速數(shù)據(jù)控制模塊后，首先進(jìn)行按照頁大小進(jìn)行數(shù)據(jù)分割。
在FPGA內(nèi)開辟出40個(gè)容量為4 kB的雙口RAM的緩沖區(qū)，每10個(gè)為一組，相對(duì)應(yīng)一組Flash陣列中的10片芯片。數(shù)據(jù)傳輸通道工作時(shí)序如圖4所示。

當(dāng)數(shù)據(jù)率為200 MB·s-1時(shí)，數(shù)據(jù)傳輸周期是Tc1=5 ns，傳送1頁的時(shí)間是Tp1=4 096×Tc1=20．48μs，4級(jí)高速FIFO的延遲時(shí)間為△Tm=20 ns。在數(shù)據(jù)傳輸開始后，第1個(gè)10頁數(shù)據(jù)(P1，P3，P5，P7，P9，P11，P13，P15、P17，P19)以200 MB·s-1的速率分別寫入對(duì)應(yīng)的存儲(chǔ)器組緩沖區(qū)G0，第2個(gè)10頁的數(shù)據(jù)以200 MB·s-1的速率分別寫入相應(yīng)的存儲(chǔ)器組緩沖區(qū)G1，第3個(gè)10頁的數(shù)據(jù)以200 MB·s-1的速率分別寫入相應(yīng)的存儲(chǔ)器組緩沖區(qū)G2，第4個(gè)10頁的數(shù)據(jù)以200 MB·s-1的速率分別寫入相應(yīng)的存儲(chǔ)器組緩沖區(qū)G3。