采用DAC芯片AD9248和CY7C09449的PCI高速數(shù)據(jù)采集方案

　0 引言

　　數(shù)據(jù)采集向高精度和高速度兩個方向發(fā)展。高精度數(shù)據(jù)采集依賴于A/D器件的精度，高速度數(shù)據(jù)采集不僅依賴于A/D器件的速度還依賴于數(shù)據(jù)采集系統(tǒng)的設(shè)計。高速數(shù)據(jù)采集按是否可連續(xù)采集而可以分為兩類。第一類是在一段時間內(nèi)的高速數(shù)據(jù)采集，采集數(shù)據(jù)的時間長度取決于存放數(shù)據(jù)的RAM存儲器的空間大小;另外一種是可以連續(xù)地高速數(shù)據(jù)采集，采集的數(shù)據(jù)被存放在大容量的存儲器上，一般為硬盤，這種采集的速度相對較小。本文提出屬于第一類的PCI接口高速數(shù)據(jù)采集方案，可以實現(xiàn)高達(dá)80Mb/s的數(shù)據(jù)采集速度。

　　1 硬件結(jié)構(gòu)

　　高速數(shù)據(jù)采集卡的硬件結(jié)構(gòu)見圖1。

　　采集系統(tǒng)使用AD9248 DAC芯片，可以同時對兩路模擬信號進(jìn)行模數(shù)轉(zhuǎn)換，每路輸入可以選擇差分輸入或單端輸入。它最大的采樣率可達(dá)65MS/s，采樣精度為14bit。數(shù)據(jù)傳輸使用了CY7C09449集成芯片，它實現(xiàn)局部總線和PCI總線之間的數(shù)據(jù)傳輸。一片F(xiàn)PGA將CY7C09449和AD-9248連接起來。FPGA的作用有兩個，其一是控制A/D芯片實現(xiàn)數(shù)據(jù)轉(zhuǎn)換，其二是和PCI接口芯片交互，實現(xiàn)數(shù)據(jù)傳輸。

　　硬件設(shè)計上，CY7C09449和PCI總線是無縫連接，CY7C09449的局部總線和FPGA相連，AD9248的數(shù)據(jù)線及控制線和FPGA相連。軟件設(shè)計包括FPGA器件的邏輯設(shè)計、高速數(shù)據(jù)采集卡在WindowsXP下的驅(qū)動程序設(shè)計和應(yīng)用軟件設(shè)計。本文主要介紹高速數(shù)據(jù)采集卡的軟件設(shè)計。

　　2 數(shù)據(jù)采集過程

　　CY7C09449是美國Cypress公司生產(chǎn)的一款PCI接口控制芯片，支持PCI2.O協(xié)議，可以作為PCI總線的主設(shè)備也可以作為PCI總線的從設(shè)備。CY7C09449的局部總線可以和多種常用的微處理器直接相連。它內(nèi)部包含的128kbit的雙端口SRAM共享存儲區(qū)可以從PCI總線訪問也可以從局部總線訪問，這是它最主要的資源。它內(nèi)部包含的一些配置寄存器可以從PCI總線訪問也可以從局部總線訪問。在PCI總線上，CY7C09449可以處于從設(shè)備的地位，接收主機(jī)對它的配置寄存器或共享存儲區(qū)的訪問。在PCI總線上，CY7C09449也可以處于主設(shè)備地位，主動發(fā)起數(shù)據(jù)傳輸，將數(shù)據(jù)傳出或存入共享存儲區(qū)。它能夠產(chǎn)生任何32位PCI總線地址，可以發(fā)起PCI總線的突發(fā)傳輸。在局部總線上，CY7C09449處于從屬的地位，微處理器控制著對它訪問的主動權(quán)。CY7C09449的局部總線本質(zhì)上是同步傳輸接口，可以支持突發(fā)傳輸。TMS320VC33處理器通過配置CY7C09449內(nèi)部寄存器使其與SCY7C09449的局部總線相連接，并兼容TMS320VC33的異步訪問方式。

　　數(shù)據(jù)采集的過程由主機(jī)發(fā)起。主機(jī)的應(yīng)用程序向驅(qū)動程序請求數(shù)據(jù)采集，驅(qū)動程序通過寫入CY7C09449的主機(jī)控制狀態(tài)寄存器0bit使引腳RSOUTD的狀態(tài)由低電平到高電平轉(zhuǎn)換，F(xiàn)PGA根據(jù)此信號來啟動一次數(shù)據(jù)采集。FPGA從A/D讀取數(shù)據(jù)，然后寫入CY7C09449的SRAM中。SRAM的大小為4k的雙字，F(xiàn)PGA把它分為2個2k雙字的塊，循環(huán)交替使用。FPGA每寫完一個塊就通過CY7C09449的引腳IRQ IN向主機(jī)請求一次中斷。主機(jī)的驅(qū)動程序在中斷服務(wù)程序中通過寫入CY7C09449的DMA局部基地址寄存器、DMA主機(jī)物理基地址寄存器、DMA長度寄存器來配置數(shù)據(jù)傳輸?shù)脑吹刂?、目的地址、?shù)據(jù)長度，然后再寫入CY7C09449的DMA控制寄存器來啟動DMA傳輸。這樣直到本次所有的數(shù)據(jù)采集完畢，F(xiàn)PGA停止數(shù)據(jù)的讀取處于等待狀態(tài)。主機(jī)的中斷服務(wù)程序在收到最后一塊數(shù)據(jù)后向應(yīng)用程序發(fā)送一個消息，告知本次數(shù)據(jù)采集完成。應(yīng)用程序這時就可以處理采集到的數(shù)據(jù)或?qū)?shù)據(jù)存在硬盤中。

　　3 FPGA的邏輯設(shè)計

　　FPGA器件要實現(xiàn)的功能是從A/D器件讀取數(shù)據(jù)，然后通過局部總線將數(shù)據(jù)傳送給CY7C09449內(nèi)部的雙端口SRAM。對FPGA的邏輯編程是在Quatus6.0下進(jìn)行的。頂層邏輯設(shè)計使用原理圖設(shè)計方法，把FPGA的邏輯分為3個模塊，每個模塊內(nèi)部邏輯使用文本設(shè)計方法，使用VHDL語言編程。FPGA內(nèi)的邏輯模塊如圖2所示。

　　A/D控制模塊產(chǎn)生A/D器件的控制信號，從A/D讀取數(shù)據(jù)，然后寫入FIFO。AD控制模塊的功能相對比較簡單，也比較容易實現(xiàn)。

　　因為在數(shù)據(jù)采集的過程中A/D采樣速度數(shù)據(jù)是固定的，但是數(shù)據(jù)傳輸有時速度很快而有時因為等待出現(xiàn)短時的阻塞。所以必須要有FIFO來緩沖采集的數(shù)據(jù)。FIFO模塊是用Quatus6.0的向?qū)傻?，只需要設(shè)定有關(guān)參數(shù)即可。FIFO的寫入和讀取使用同步接口邏輯，F(xiàn)IFO的存儲寬度是32 位，其深度是512。

　　局部總線控制模塊從FIFO中讀取數(shù)據(jù)然后寫入CY7C09449的SRAM中。CY7C09449的局部總線支持同步數(shù)據(jù)傳輸，雖然它也兼容異步數(shù)據(jù)傳輸，但FPGA的局部總線控制模塊選用了同步數(shù)據(jù)傳輸邏輯，因為這樣可以獲得更高的數(shù)據(jù)傳輸速度。CY7C09449的局部總線支持最高的時鐘速度是50MHz，一次同步的突發(fā)數(shù)據(jù)傳輸在給出讀或?qū)懙钠鹗嫉刂分螅總€時鐘周期可以傳送一次數(shù)據(jù)。CY7C09449局部總線的數(shù)據(jù)總線寬度是32位，這使得局部總線的最高傳輸速度達(dá)200Mb/s。

　　在CY7C09449的局部總線上，F(xiàn)PGA處于類似于微處理器的地位，控制著局部總線數(shù)據(jù)傳輸?shù)闹鲃訖?quán)。FPGA的邏輯設(shè)計中，局部總線控制模塊的邏輯設(shè)計是獲得高速數(shù)據(jù)傳輸?shù)年P(guān)鍵。同步數(shù)據(jù)傳輸要比異步數(shù)據(jù)傳輸?shù)倪壿嫃?fù)雜得多。在局部總線控制模塊的邏輯設(shè)計中使用了狀態(tài)機(jī)，其設(shè)計的關(guān)鍵在于狀態(tài)機(jī)的狀態(tài)的定義和在各種條件下狀態(tài)的轉(zhuǎn)換。為了簡單起見這里不對多塊數(shù)據(jù)傳輸控制、中斷信號產(chǎn)生邏輯作討論而只介紹傳送一個數(shù)據(jù)塊的邏輯。

　　狀態(tài)機(jī)共定義了7個狀態(tài)，各種狀態(tài)的轉(zhuǎn)換關(guān)系見圖3。