Xilinx UltraScale?：為您未來(lái)架構(gòu)而打造的新一代架構(gòu)

　　UltraScale架構(gòu)與Vivado™設(shè)計(jì)套件結(jié)合使用可提供如下這些新一代系統(tǒng)級(jí)功能：

　　針對(duì)寬總線進(jìn)行優(yōu)化的海量數(shù)據(jù)流，可支持?jǐn)?shù)Tb級(jí)吞吐量和最低時(shí)延
　　高度優(yōu)化的關(guān)鍵路徑和內(nèi)置高速存儲(chǔ)器，級(jí)聯(lián)后可消除DSP和包處理中的瓶頸
　　增強(qiáng)型DSP slice包含27x18位乘法器和雙加法器，可以顯著提高定點(diǎn)和IEEE 754標(biāo)準(zhǔn)浮點(diǎn)算法的性能與效率
　　第二代3D IC系統(tǒng)集成的晶片間帶寬以及最新3D IC寬存儲(chǔ)器優(yōu)化接口均實(shí)現(xiàn)階梯式增長(zhǎng)
　　類似于ASIC的多區(qū)域時(shí)鐘，提供具備超低時(shí)鐘歪斜和高性能擴(kuò)展能力的低功耗時(shí)鐘網(wǎng)絡(luò)
　　海量I/O和存儲(chǔ)器帶寬，用多個(gè)硬化的ASIC級(jí)100G以太網(wǎng)、Interlaken和PCIe^® IP核優(yōu)化，可支持新一代存儲(chǔ)器接口功能并顯著降低時(shí)延
　　電源管理可對(duì)各種功能元件進(jìn)行寬范圍的靜態(tài)與動(dòng)態(tài)電源門控，實(shí)現(xiàn)顯著節(jié)能降耗
　　新一代安全策略，提供先進(jìn)的AES比特流解密與認(rèn)證方法、更多密鑰模糊處理功能以及安全器件編程
　　通過(guò)與Vivado工具協(xié)同優(yōu)化消除布線擁塞問(wèn)題，實(shí)現(xiàn)了90%以上的器件利用率，同時(shí)不降低性能或增大時(shí)延

　　系統(tǒng)設(shè)計(jì)人員將這些系統(tǒng)級(jí)功能進(jìn)行多種組合，以解決各種問(wèn)題。下面的寬數(shù)據(jù)路徑方框圖可以很好地說(shuō)明這一問(wèn)題。見圖3.　　

 

　　圖中，數(shù)據(jù)速率高達(dá)Tbps的數(shù)據(jù)流從從左側(cè)流入再?gòu)挠覀?cè)流出。系統(tǒng)必須在左右兩側(cè)的I/O端口之間傳輸數(shù)據(jù)流，同時(shí)還要執(zhí)行必要的處理工作。可以通過(guò)高速串行收發(fā)器來(lái)進(jìn)行I/O傳輸，運(yùn)行速率高達(dá)數(shù)Gbps。一旦數(shù)Gbps的串行數(shù)據(jù)流進(jìn)入器件，就必須扇出(fan out)，以便與片上資源的數(shù)據(jù)流、路由和處理能力相匹配。

　　Tb級(jí)系統(tǒng)的設(shè)計(jì)挑戰(zhàn)：時(shí)鐘歪斜與海量數(shù)據(jù)流

　　舉一個(gè)現(xiàn)實(shí)的實(shí)例，假設(shè)左側(cè)和右側(cè)I/O端口的帶寬為100Gb/s。這意味著片上資源也必須要處理至少100Gb/s的流量。設(shè)計(jì)人員一般采用512至1024位的寬總線或數(shù)據(jù)路徑來(lái)處理相關(guān)的數(shù)據(jù)吞吐量，產(chǎn)生一個(gè)與片上資源功能相匹配的系統(tǒng)時(shí)鐘。如果線速提高到400Gb/s，那么總線寬度達(dá)到1024至2048位也并不少見。

　　現(xiàn)在考慮一下這類總線的時(shí)鐘要求。在UltraScale架構(gòu)推出之前，高系統(tǒng)時(shí)鐘頻率運(yùn)行會(huì)使這些海量數(shù)據(jù)路徑上的時(shí)鐘歪斜程度增大，甚至達(dá)到整個(gè)系統(tǒng)時(shí)鐘周期的將近一半。時(shí)鐘歪斜幾乎占用一半的時(shí)鐘周期，這種情況下設(shè)計(jì)方案需要依靠大量流水線才有可能達(dá)到目標(biāo)系統(tǒng)性能。只剩下一半的時(shí)鐘周期可用于計(jì)算，因此得到可行解決方案的幾率就會(huì)很低。大量使用流水線不僅會(huì)占用大量寄存器資源，而且還會(huì)對(duì)系統(tǒng)的總時(shí)延造成巨大影響，這也再次證明了這種方法在當(dāng)今的高性能系統(tǒng)中不可行。

　　UltraScale架構(gòu)提供類似ASIC時(shí)鐘功能

　　多虧UltraScale架構(gòu)提供類似ASIC的多區(qū)域時(shí)鐘功能，使得設(shè)計(jì)人員現(xiàn)在可以將系統(tǒng)級(jí)時(shí)鐘放在整個(gè)晶片的任何最佳位置上，從而使系統(tǒng)級(jí)時(shí)鐘歪斜降低多達(dá)50%。將時(shí)鐘驅(qū)動(dòng)的節(jié)點(diǎn)放在功能模塊的幾何中心并且平衡不同葉節(jié)點(diǎn)時(shí)鐘單元(leaf clock cell)的時(shí)鐘歪斜，這樣可以打破阻礙實(shí)現(xiàn)多Gb系統(tǒng)級(jí)性能的一個(gè)最大瓶頸。系統(tǒng)總體時(shí)鐘歪斜降低后，就無(wú)需再使用大量流水線，并可消除隨之而來(lái)的時(shí)延問(wèn)題。UltraScale架構(gòu)中類似于ASIC的時(shí)鐘功能不僅能移除時(shí)鐘布置方面的限制，還能在系統(tǒng)設(shè)計(jì)中實(shí)現(xiàn)大量獨(dú)立的高性能、低歪斜時(shí)鐘源。這與前幾代可編程邏輯器件中所采用的時(shí)鐘方案完全不同。從系統(tǒng)設(shè)計(jì)人員的角度出發(fā)，這種解決方案能輕松解決時(shí)鐘歪斜問(wèn)題。

　　從容應(yīng)對(duì)海量數(shù)據(jù)流挑戰(zhàn)

　　極高性能應(yīng)用一般采用寬總線或?qū)挃?shù)據(jù)路徑來(lái)匹配路由到片上處理資源的數(shù)據(jù)流。然而采用寬總線來(lái)擴(kuò)展性能時(shí)，除了要簡(jiǎn)單處理時(shí)鐘歪斜問(wèn)題外，還要應(yīng)對(duì)一系列自身挑戰(zhàn)。眾所周知，同類競(jìng)爭(zhēng)架構(gòu)經(jīng)證實(shí)其適用于高性能設(shè)計(jì)的布線資源非常有限且缺乏靈活性。如果FPGA的互連架構(gòu)性能較低，那么用它來(lái)實(shí)現(xiàn)100Gb/s吞吐量的應(yīng)用時(shí)，需要將數(shù)據(jù)總線提升到1536至2048位的寬度。

　　盡管更寬的總線實(shí)現(xiàn)方案可以降低系統(tǒng)時(shí)鐘頻率，但由于缺乏支持寬總線系統(tǒng)所需的布線資源，因此會(huì)產(chǎn)生嚴(yán)重的時(shí)序收斂問(wèn)題。而且有些FPGA廠商采用的是過(guò)時(shí)的模擬退火布局布線算法，不考慮擁塞程度和總線路長(zhǎng)度等全局設(shè)計(jì)指標(biāo)，因此會(huì)進(jìn)一步加劇時(shí)序收斂問(wèn)題。這樣，設(shè)計(jì)人員就不得不進(jìn)行多方面權(quán)衡，包括降低系統(tǒng)性能(通常不可取);使用大量流水線，不惜增大時(shí)延;或者降低可用器件資源利用率。在任何情況下，經(jīng)證明這些解決方案都是不佳或存在欠缺的方案。最重要的是，傳統(tǒng)FPGA中布線資源(用于滿足100Gb/s應(yīng)用的要求)的局限性幾乎可以說(shuō)明它們不可能適用新一代多Tb應(yīng)用的要求，即便能適用，但器件的利用率會(huì)非常低，時(shí)延極高。