首個DDR4 IP設(shè)計方案在28納米級芯片上獲驗證

 　　全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(CadenceDesignSystems,Inc.)日前宣布，CadenceDDR4SDRAMPHY和存儲控制器DesignIP的首批產(chǎn)品在TSMC的28HPM和28HP技術(shù)工藝上通過硅驗證。

　　為了擴(kuò)大在動態(tài)隨機(jī)存取存儲器(DRAM)接口IP技術(shù)上的領(lǐng)先地位，Cadence在DDR4標(biāo)準(zhǔn)高級草案的基礎(chǔ)上，承擔(dān)并定制了多款28納米級晶片DDRPHY和控制器的IP。DDR4標(biāo)準(zhǔn)建議稿預(yù)計在今年年底由固態(tài)技術(shù)協(xié)會(JEDEC)發(fā)布，與DDR3相比，新標(biāo)準(zhǔn)將為用戶帶來大幅度的性能提升。采用DDR4標(biāo)準(zhǔn)的DRAM設(shè)備的工作頻率有望提高50%，而存儲容量相對DDR3設(shè)備翻一番，DRAM傳輸一個字節(jié)的功耗降幅高達(dá)40%。

　　ObjectiveAnalysis公司分析師JimHandy指出：“DDR4將是DRAM領(lǐng)域的下一個熱門，但它的信令處理很棘手。由于個人電腦對DDR4DRAM的采用，這個標(biāo)準(zhǔn)將成為大容量存儲的領(lǐng)導(dǎo)者，使它具有不可忽視的價格優(yōu)勢。ASIC設(shè)計人員如果要利用這個價格優(yōu)勢，就需要更多的幫助，把可靠的接口用于他們的產(chǎn)品。”

　　Cadence硅驗證PHY系列包括超越DDR-2400草案規(guī)定的數(shù)據(jù)速率，滿足下一代電子運算、網(wǎng)絡(luò)、云計算構(gòu)架以及家庭娛樂設(shè)備所需要的DDR4PHY的高速應(yīng)用，同時與現(xiàn)行DDR3和DDR3L標(biāo)準(zhǔn)兼容。經(jīng)過TSMC28HPM硅驗證的PHY，是一款低功耗全數(shù)字移動PHY，其性能超過了DDR-1600和DDR-1866標(biāo)準(zhǔn)所要求的最大數(shù)據(jù)速率，也超過了低功耗LPDDR2標(biāo)準(zhǔn)的最大數(shù)據(jù)速率。該技術(shù)使得系統(tǒng)級芯片(SoC)設(shè)計人員在下一代移動設(shè)計中部署高速低功耗存儲技術(shù)時充滿信心。

　　CadenceSoC實現(xiàn)部門產(chǎn)品營銷總監(jiān)MarcGreenberg表示：“我們非常興奮，成為第一個提供硅驗證DDR4存儲控制器和PHYIP的公司，這將使我們的用戶在他們的下一代SoC中降低風(fēng)險，并超越性能和功耗的需求。我們領(lǐng)先的DesignIP方案廣泛的產(chǎn)品組合提供了先進(jìn)的功能和獨特的定制方法，使我們的用戶在縮短開發(fā)周期的同時，可以提供高度差異化的產(chǎn)品。”