IC測(cè)試的創(chuàng)新
—— Innovation of IC Test
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隨著IC制程節(jié)點(diǎn)從90nm向65nm和45nm延伸，需要測(cè)試的數(shù)據(jù)量會(huì)激增，相應(yīng)地會(huì)帶來(lái)測(cè)試成本的提高(圖1)。例如，從90nm到65nm時(shí)，由于增加了門數(shù)，傳統(tǒng)的測(cè)試量急劇增加;同時(shí)，在速(at-speed)測(cè)試也成倍增加，這是由于時(shí)序和信號(hào)完整性的敏感需求;到了45nm時(shí)代，在前兩者的基礎(chǔ)上，又增加了探測(cè)新缺陷的測(cè)試。
為了提高測(cè)試效率，對(duì)測(cè)試數(shù)據(jù)的壓縮持續(xù)增長(zhǎng)。據(jù)ITRS(國(guó)際半導(dǎo)體技術(shù)發(fā)展路線圖)預(yù)測(cè)(圖2)，2010年的壓縮需求比2009年翻番。
評(píng)論