如何應(yīng)對芯片物理冗余持續(xù)縮?。?/h1>
更小的工藝節(jié)點，加上不斷尋求在設(shè)計中添加更多功能，迫使芯片制造商和系統(tǒng)公司不得不考慮選擇哪些設(shè)計和制造才可以在不斷縮小的冗余中爭取更多的空間。
在過去，晶圓制造廠和芯片設(shè)計團隊之間的差距很大，前者實施了高度限制性的設(shè)計規(guī)則（RDR）來補償新工藝技術(shù)的不確定性，后者在設(shè)計中內(nèi)置了額外的電路以確?？煽啃浴DR為晶圓廠的各種工藝增加了冗余，使晶圓廠能夠緩沖從畸形特征到工藝變化的一切——新工藝的問題總是比成熟工藝更大。對于設(shè)計團隊來說，額外的電路提供了一個故障轉(zhuǎn)移，以防在終端產(chǎn)品上出現(xiàn)問題。
但從FinFET節(jié)點開始，僅僅在設(shè)計中增加冗余已不再是一種選擇。晶體管密度的增加和導(dǎo)線的變細，達到了總系統(tǒng)余量（晶圓廠和設(shè)計團隊共同構(gòu)建芯片的總和）開始影響性能和功率的程度。簡單地說，通過更細的導(dǎo)線和額外的電路將信號驅(qū)動更長距離需要更多的能量，這可能會降低性能，并帶來成本的提升。
因此，晶圓廠開始與EDA公司更緊密地合作，通過更好的工具來減少“防護帶”，越來越多地通過應(yīng)用AI/ML和更詳細的模擬，以及將這些工具與新的工藝技術(shù)更緊密地集成。這帶來的結(jié)果是，不同的團體爭取任何可用的冗余，貫穿整個設(shè)計制造流程。
但是傳統(tǒng)的冗余設(shè)計可以對沖異質(zhì)集成中的不確定性，也可以緩沖各種類型的噪聲和晶體管密度增加帶來的物理影響。它還改變了測試、計量和檢查的插入點，特別是安全和任務(wù)關(guān)鍵型設(shè)計，并將測試擴展到制造之外的領(lǐng)域，當(dāng)數(shù)據(jù)路徑因老化或潛在缺陷而退化時，可以使用冗余部分重新路由信號。
在某些情況下，這也促使芯片制造商在硅中得到充分證明的技術(shù)，或者由于其固有的冗余而更具彈性的技術(shù)，與最新、最先進的技術(shù)之間做出選擇。
PDF Solutions總裁兼首席執(zhí)行官John Kibarian表示：“人們正在尋找能夠容忍可變性的設(shè)計，以使自己免受冗余問題的影響”。“某些架構(gòu)有助于實現(xiàn)這一點。因此，任何類似陣列或本質(zhì)上平行的元件——比特幣挖礦芯片、GPU、TensorFlow芯片或任何其他IPU（智能處理單元）——相對于CPU或單個處理元件，都往往具有可變性。這些已經(jīng)占據(jù)了大部分工作負載，工作負載現(xiàn)在正在轉(zhuǎn)移到本質(zhì)上更具可變性的事情上。這將使您與晶圓廠的可變性隔絕開來。但是，變化性最低的晶圓廠仍然積累了最大的市場份額，因為你仍然可以使用變化較小的技術(shù)，從而生產(chǎn)出變化較小的產(chǎn)品，并且你會為此獲得報酬。”
如果只能獲得更少的冗余，也會迫使相關(guān)廠商重視改進現(xiàn)有的制造工藝，其中一項關(guān)鍵工作是將一個或多個步驟的數(shù)據(jù)與晶圓廠的其他步驟集成在一起。
Tignis總裁兼首席執(zhí)行官Jon Herlocker表示：“數(shù)據(jù)集成是其中的關(guān)鍵部分?！?span style="box-sizing: border-box !important; margin: 0px; padding: 0px; border: 0px; outline: 0px; max-width: 100%; font-size: var(--articleFontsize); letter-spacing: 0.034em; overflow-wrap: break-word !important;">“晶圓廠內(nèi)部有很多數(shù)據(jù)庫，尤其是在前端和后端之間，因為很多可靠性和測試都發(fā)生在后端，而且很多時候后端數(shù)據(jù)庫沒有連接到前端數(shù)據(jù)庫。我們在數(shù)據(jù)庫方面看到的另一個有趣的問題是，先進封裝正在成為一件大事。通常與前端相比，后端封裝方面的基礎(chǔ)設(shè)施技術(shù)含量較低，但現(xiàn)在事情似乎發(fā)生了改變，先進封裝的基礎(chǔ)設(shè)施技術(shù)含量越來越高。因此，現(xiàn)在我們需要問自己，‘我們是否將后端技術(shù)升級到可以處理我們現(xiàn)在的復(fù)雜性的程度？’”
芯片設(shè)計和制造中的每一個過程都需要收緊，以彌補利潤率的下降。這包括制造和測試、計量和檢驗方面的關(guān)鍵領(lǐng)域。
Onto Innovation光刻產(chǎn)品營銷總監(jiān)Keith Best表示：“如果你看看鍍銅層壓板，這是目前先進封裝扇出的最新技術(shù)，你可能會看到有多達20層RDL。”“你必須確保這些登記是準確的。當(dāng)然，人們總是試圖獲得更好的（計量和檢查）分辨率性能。隨著分辨率越來越高，覆蓋層也越來越緊，然后你會擔(dān)心基底是否穩(wěn)定。對于覆銅層壓板，當(dāng)你固化這些層時，你可以改變基底的形狀。隨著它在許多層面上的變化，開孔變得越來越難滿足，你最終會損失收益?！?span style="box-sizing: border-box !important; margin: 0px; padding: 0px; border: 0px; outline: 0px; max-width: 100%; font-size: var(--articleFontsize); letter-spacing: 0.034em; overflow-wrap: break-word !important;">
這為制造中使用的新材料創(chuàng)造了機會，包括玻璃、永久粘合材料等。但由于在理解材料與其他工藝結(jié)合時的確切表現(xiàn)方面存在差距，因此也需要一定的余地。
Brewer Science公司首席技術(shù)官Rama Puligadda表示：“我們需要幫助的是弄清楚我們的材料在客戶流程中的具體表現(xiàn)?！薄叭绻覀兡軌蛄私饧庸l件，我們就可以模擬材料在這些過程中的行為或性能。這將有助于我們預(yù)測故障并縮短反饋循環(huán)?！?/p>
更糟糕的是，今天使用的材料——就像許多制造工藝一樣——與五年前大不相同。
Puligadda說：“如今用于封裝的材料在性能、穩(wěn)定性、質(zhì)量、環(huán)境兼容性和清潔度方面都要達到更高的標(biāo)準?！薄敖窈?，將需要無PFAS和PFOS的材料，并需要更高水平的清潔度來支持混合粘合等工藝。封裝材料將向前端質(zhì)量要求轉(zhuǎn)變。”
更好的設(shè)計工具，但數(shù)據(jù)更加孤立
在設(shè)計方面，分配余量一直是一個挑戰(zhàn)，但在針對特定領(lǐng)域的異構(gòu)設(shè)計中，這變得越來越困難。這種異質(zhì)性使芯片制造商能夠嘗試不同的選擇，并出于競爭原因?qū)崿F(xiàn)工程變更訂單。但現(xiàn)在冗余度太低，需要做更多的前期工作，這就是為什么設(shè)計技術(shù)協(xié)同優(yōu)化和系統(tǒng)技術(shù)協(xié)同優(yōu)化近年來受到如此多的關(guān)注。決策需要在這個過程的早期做出，因為物理冗余正在影響從隨機到原子層過程的一切。
多家公司董事會成員、Arm前首席執(zhí)行官Simon Segars表示：“長期以來，冗余度一直在上升?！薄皺C器學(xué)習(xí)（ML）在設(shè)計中的一些應(yīng)用是一個機會，可以跨越更大的邊界進行優(yōu)化，擠出一些冗余度，并以稍微不同的方式理解失效機制。”
這就造成了一個爭論點，因為雖然設(shè)計團隊總是希望獲得更多的冗余，但也會受到物理方面的懲罰。至少在設(shè)計的前沿，冗余越少就意味著性能和功耗越好，但這也需要重新思考各種流程和方法。邊際需要在整個系統(tǒng)的背景下考慮，而不僅僅是單個區(qū)塊或過程。
Movellus總裁兼首席執(zhí)行官Mo Faisal表示：“每個人都想降低冗余。”?！爱?dāng)你看300瓦及以上的處理器時，你真的找不到一個包。也許你只需要把它減少幾瓦，它就從不可能變成可能。實現(xiàn)這一點的方法是減少冗余度?！以谀睦锎嬖诔~冗余度，因為每一塊超額冗余度都會增加Vmin，這會降低電壓——功率V2。所以這一切都會反饋回來?！盫與時間有關(guān)，因此需要擠出每一點可能的冗余，這一切都取決于時間。但它需要一個系統(tǒng)視圖，而不是只看一個區(qū)塊?！?/p>
3D IC的挑戰(zhàn)變得更加復(fù)雜。Synopsys數(shù)字設(shè)計營銷高級總監(jiān)Shekhar Kapoor表示：“這就是可怕的部分，也是人們猶豫不決的原因?！??！胺椒ê凸ぞ叨荚谀抢铮覀兘裉鞂嶋H上可以幫助你對設(shè)計進行分區(qū)。我們可以純粹從連接的角度告訴你什么是最好的分區(qū)。你可以把所有宏放在一個模具里，你可以在這里有邏輯，然后你可以在那里有內(nèi)存，你很可能會達到你的高性能目標(biāo)。但這是最優(yōu)化的方法嗎？哈你看過照片里的其他東西了嗎？你對它的熱部分做了什么？你有一個熱裕度和一個功率裕度，你必須把它們加在一起。但我們過去有20個不同的角落?，F(xiàn)在，對于一個典型的單片設(shè)計，我們有大約200個計時角。所以，對于名義上的最壞情況，你必須考慮所有這些組合，所有這些都有一個巨大的乘法因子。這只是為了把握時機。你也有熱問題，老化，電力。你如何延長你的時間簽準，不僅僅是點對點，從一個觸發(fā)器到另一個觸發(fā)器，還要考慮到功率和熱的影響。如果你能做到這一點，那么至少你在一個地方處理冗余。”
Segars同意了。“你可能會擔(dān)心設(shè)計中‘這個塊’或‘這片IP’的裕度。在不同的基板上堆疊模具或多個模具，特別是如果它們來自不同的鑄造廠，每個人都會在安全范圍內(nèi)制造。但如果你一直這樣做，最終你就根本沒有性能了。這可能會導(dǎo)致不同的制造方式ing塊?！?/p>
這也增加了對電力完整性分析的需求，而這在十年前通常被認為是不重要的。Ansys營銷總監(jiān)Marc Swinnen表示：“現(xiàn)在它是一個第一級的簽準工具，因為電壓冗余率變得如此之低?！??！敖档凸β实淖詈梅椒ㄊ墙档碗妷?，因此有超低電壓過程。但這意味著你會有電壓下降沒有余量的副作用。你把電壓降得太低了，你真的無法承受任何損失，所以它們對電壓下降變得非常、非常敏感，EM/IR成為第一級的簽字工具。如果你增加電壓下降金，你的最大頻率下降了，因為現(xiàn)在你必須設(shè)計一個更低的電壓。所以，你不僅沒有太多的冗余，而且你創(chuàng)造的任何冗余都會直接影響你的業(yè)績底線。這意味著，除非萬不得已，否則你真的不想把這個幅度放在那里。盡管如此，人們一直看到芯片的Fmax比最初模擬的要低10%左右，而且他們無法獲得應(yīng)有的頻率。最常見的原因是動態(tài)電壓下降。電壓降分析中存在漏洞，他們沒有發(fā)現(xiàn)在實際芯片中會導(dǎo)致影響時序的局部電壓降。他們看到頻率神秘地下降了10%，這是由于他們沒有預(yù)料到的電壓下降情況，可能是由于動態(tài)電壓下降，而動態(tài)電壓下降已經(jīng)完全超過了傳統(tǒng)的靜態(tài)固有電壓下降。挑戰(zhàn)在于確定哪些開關(guān)組合是現(xiàn)實的，哪些開關(guān)組合會導(dǎo)致最差的電壓降，以及如何緩解這些問題，如何修復(fù)這些問題。但在整個芯片上覆蓋冗余以抵消這一點的想法是不可行的。這已經(jīng)成為一個非常困難的問題，你需要更聰明的技術(shù)來識別現(xiàn)實的切換?！?/p>
此外，基于防護帶不再是一種選擇的事實，冗余度可能決定哪種工藝——或者在先進封裝的情況下，哪種工藝最適合特定的設(shè)計。Movellus的費薩爾說：“先進的節(jié)點還不成熟?！薄！坝懈嗟淖兓?，電線中有更多的電阻，你可以通過提高電壓來支付。柵極的電壓可以降到0.6伏，但即使是3納米，你也必須保持在0.75伏左右。這一切都是有余量的?！?/p>
結(jié)論
如何分配冗余以及分配給哪些群體正在成為一個重大挑戰(zhàn)。它不再局限于一個流程或流程的一部分。相反，冗余需要在一個系統(tǒng)的背景下考慮，有時甚至是一個系統(tǒng)的系統(tǒng)，并且需要將其視為跨越多個組的總數(shù)。
目標(biāo)是提高可靠性，冗余會影響處理元件、存儲器、芯片架構(gòu)的選擇，并最終影響信號的完整性和系統(tǒng)的彈性。它是每個設(shè)備的核心，盡管它對于設(shè)計到制造鏈的不同部分并不總是顯而易見。如今的芯片行業(yè)正在努力應(yīng)對冗余持續(xù)減少的影響，以及如何彌補寶貴捷徑的損失。
編譯：芯智訊-浪客劍
*博客內(nèi)容為網(wǎng)友個人發(fā)布，僅代表博主個人觀點，如有侵權(quán)請聯(lián)系工作人員刪除。
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更小的工藝節(jié)點，加上不斷尋求在設(shè)計中添加更多功能，迫使芯片制造商和系統(tǒng)公司不得不考慮選擇哪些設(shè)計和制造才可以在不斷縮小的冗余中爭取更多的空間。
在過去，晶圓制造廠和芯片設(shè)計團隊之間的差距很大，前者實施了高度限制性的設(shè)計規(guī)則（RDR）來補償新工藝技術(shù)的不確定性，后者在設(shè)計中內(nèi)置了額外的電路以確?？煽啃浴DR為晶圓廠的各種工藝增加了冗余，使晶圓廠能夠緩沖從畸形特征到工藝變化的一切——新工藝的問題總是比成熟工藝更大。對于設(shè)計團隊來說，額外的電路提供了一個故障轉(zhuǎn)移，以防在終端產(chǎn)品上出現(xiàn)問題。
但從FinFET節(jié)點開始，僅僅在設(shè)計中增加冗余已不再是一種選擇。晶體管密度的增加和導(dǎo)線的變細，達到了總系統(tǒng)余量（晶圓廠和設(shè)計團隊共同構(gòu)建芯片的總和）開始影響性能和功率的程度。簡單地說，通過更細的導(dǎo)線和額外的電路將信號驅(qū)動更長距離需要更多的能量，這可能會降低性能，并帶來成本的提升。
因此，晶圓廠開始與EDA公司更緊密地合作，通過更好的工具來減少“防護帶”，越來越多地通過應(yīng)用AI/ML和更詳細的模擬，以及將這些工具與新的工藝技術(shù)更緊密地集成。這帶來的結(jié)果是，不同的團體爭取任何可用的冗余，貫穿整個設(shè)計制造流程。
但是傳統(tǒng)的冗余設(shè)計可以對沖異質(zhì)集成中的不確定性，也可以緩沖各種類型的噪聲和晶體管密度增加帶來的物理影響。它還改變了測試、計量和檢查的插入點，特別是安全和任務(wù)關(guān)鍵型設(shè)計，并將測試擴展到制造之外的領(lǐng)域，當(dāng)數(shù)據(jù)路徑因老化或潛在缺陷而退化時，可以使用冗余部分重新路由信號。
在某些情況下，這也促使芯片制造商在硅中得到充分證明的技術(shù)，或者由于其固有的冗余而更具彈性的技術(shù)，與最新、最先進的技術(shù)之間做出選擇。
PDF Solutions總裁兼首席執(zhí)行官John Kibarian表示：“人們正在尋找能夠容忍可變性的設(shè)計，以使自己免受冗余問題的影響”。“某些架構(gòu)有助于實現(xiàn)這一點。因此，任何類似陣列或本質(zhì)上平行的元件——比特幣挖礦芯片、GPU、TensorFlow芯片或任何其他IPU（智能處理單元）——相對于CPU或單個處理元件，都往往具有可變性。這些已經(jīng)占據(jù)了大部分工作負載，工作負載現(xiàn)在正在轉(zhuǎn)移到本質(zhì)上更具可變性的事情上。這將使您與晶圓廠的可變性隔絕開來。但是，變化性最低的晶圓廠仍然積累了最大的市場份額，因為你仍然可以使用變化較小的技術(shù)，從而生產(chǎn)出變化較小的產(chǎn)品，并且你會為此獲得報酬。”
如果只能獲得更少的冗余，也會迫使相關(guān)廠商重視改進現(xiàn)有的制造工藝，其中一項關(guān)鍵工作是將一個或多個步驟的數(shù)據(jù)與晶圓廠的其他步驟集成在一起。
Tignis總裁兼首席執(zhí)行官Jon Herlocker表示：“數(shù)據(jù)集成是其中的關(guān)鍵部分?！?span style="box-sizing: border-box !important; margin: 0px; padding: 0px; border: 0px; outline: 0px; max-width: 100%; font-size: var(--articleFontsize); letter-spacing: 0.034em; overflow-wrap: break-word !important;">“晶圓廠內(nèi)部有很多數(shù)據(jù)庫，尤其是在前端和后端之間，因為很多可靠性和測試都發(fā)生在后端，而且很多時候后端數(shù)據(jù)庫沒有連接到前端數(shù)據(jù)庫。我們在數(shù)據(jù)庫方面看到的另一個有趣的問題是，先進封裝正在成為一件大事。通常與前端相比，后端封裝方面的基礎(chǔ)設(shè)施技術(shù)含量較低，但現(xiàn)在事情似乎發(fā)生了改變，先進封裝的基礎(chǔ)設(shè)施技術(shù)含量越來越高。因此，現(xiàn)在我們需要問自己，‘我們是否將后端技術(shù)升級到可以處理我們現(xiàn)在的復(fù)雜性的程度？’”
芯片設(shè)計和制造中的每一個過程都需要收緊，以彌補利潤率的下降。這包括制造和測試、計量和檢驗方面的關(guān)鍵領(lǐng)域。
Onto Innovation光刻產(chǎn)品營銷總監(jiān)Keith Best表示：“如果你看看鍍銅層壓板，這是目前先進封裝扇出的最新技術(shù)，你可能會看到有多達20層RDL。”“你必須確保這些登記是準確的。當(dāng)然，人們總是試圖獲得更好的（計量和檢查）分辨率性能。隨著分辨率越來越高，覆蓋層也越來越緊，然后你會擔(dān)心基底是否穩(wěn)定。對于覆銅層壓板，當(dāng)你固化這些層時，你可以改變基底的形狀。隨著它在許多層面上的變化，開孔變得越來越難滿足，你最終會損失收益?！?span style="box-sizing: border-box !important; margin: 0px; padding: 0px; border: 0px; outline: 0px; max-width: 100%; font-size: var(--articleFontsize); letter-spacing: 0.034em; overflow-wrap: break-word !important;">
這為制造中使用的新材料創(chuàng)造了機會，包括玻璃、永久粘合材料等。但由于在理解材料與其他工藝結(jié)合時的確切表現(xiàn)方面存在差距，因此也需要一定的余地。
Brewer Science公司首席技術(shù)官Rama Puligadda表示：“我們需要幫助的是弄清楚我們的材料在客戶流程中的具體表現(xiàn)?！薄叭绻覀兡軌蛄私饧庸l件，我們就可以模擬材料在這些過程中的行為或性能。這將有助于我們預(yù)測故障并縮短反饋循環(huán)?！?/p>
更糟糕的是，今天使用的材料——就像許多制造工藝一樣——與五年前大不相同。
Puligadda說：“如今用于封裝的材料在性能、穩(wěn)定性、質(zhì)量、環(huán)境兼容性和清潔度方面都要達到更高的標(biāo)準?！薄敖窈?，將需要無PFAS和PFOS的材料，并需要更高水平的清潔度來支持混合粘合等工藝。封裝材料將向前端質(zhì)量要求轉(zhuǎn)變。”
更好的設(shè)計工具，但數(shù)據(jù)更加孤立
在設(shè)計方面，分配余量一直是一個挑戰(zhàn)，但在針對特定領(lǐng)域的異構(gòu)設(shè)計中，這變得越來越困難。這種異質(zhì)性使芯片制造商能夠嘗試不同的選擇，并出于競爭原因?qū)崿F(xiàn)工程變更訂單。但現(xiàn)在冗余度太低，需要做更多的前期工作，這就是為什么設(shè)計技術(shù)協(xié)同優(yōu)化和系統(tǒng)技術(shù)協(xié)同優(yōu)化近年來受到如此多的關(guān)注。決策需要在這個過程的早期做出，因為物理冗余正在影響從隨機到原子層過程的一切。
多家公司董事會成員、Arm前首席執(zhí)行官Simon Segars表示：“長期以來，冗余度一直在上升?！薄皺C器學(xué)習(xí)（ML）在設(shè)計中的一些應(yīng)用是一個機會，可以跨越更大的邊界進行優(yōu)化，擠出一些冗余度，并以稍微不同的方式理解失效機制。”
這就造成了一個爭論點，因為雖然設(shè)計團隊總是希望獲得更多的冗余，但也會受到物理方面的懲罰。至少在設(shè)計的前沿，冗余越少就意味著性能和功耗越好，但這也需要重新思考各種流程和方法。邊際需要在整個系統(tǒng)的背景下考慮，而不僅僅是單個區(qū)塊或過程。
Movellus總裁兼首席執(zhí)行官Mo Faisal表示：“每個人都想降低冗余。”?！爱?dāng)你看300瓦及以上的處理器時，你真的找不到一個包。也許你只需要把它減少幾瓦，它就從不可能變成可能。實現(xiàn)這一點的方法是減少冗余度?！以谀睦锎嬖诔~冗余度，因為每一塊超額冗余度都會增加Vmin，這會降低電壓——功率V2。所以這一切都會反饋回來?！盫與時間有關(guān)，因此需要擠出每一點可能的冗余，這一切都取決于時間。但它需要一個系統(tǒng)視圖，而不是只看一個區(qū)塊?！?/p>
3D IC的挑戰(zhàn)變得更加復(fù)雜。Synopsys數(shù)字設(shè)計營銷高級總監(jiān)Shekhar Kapoor表示：“這就是可怕的部分，也是人們猶豫不決的原因?！??！胺椒ê凸ぞ叨荚谀抢铮覀兘裉鞂嶋H上可以幫助你對設(shè)計進行分區(qū)。我們可以純粹從連接的角度告訴你什么是最好的分區(qū)。你可以把所有宏放在一個模具里，你可以在這里有邏輯，然后你可以在那里有內(nèi)存，你很可能會達到你的高性能目標(biāo)。但這是最優(yōu)化的方法嗎？哈你看過照片里的其他東西了嗎？你對它的熱部分做了什么？你有一個熱裕度和一個功率裕度，你必須把它們加在一起。但我們過去有20個不同的角落?，F(xiàn)在，對于一個典型的單片設(shè)計，我們有大約200個計時角。所以，對于名義上的最壞情況，你必須考慮所有這些組合，所有這些都有一個巨大的乘法因子。這只是為了把握時機。你也有熱問題，老化，電力。你如何延長你的時間簽準，不僅僅是點對點，從一個觸發(fā)器到另一個觸發(fā)器，還要考慮到功率和熱的影響。如果你能做到這一點，那么至少你在一個地方處理冗余。”
Segars同意了。“你可能會擔(dān)心設(shè)計中‘這個塊’或‘這片IP’的裕度。在不同的基板上堆疊模具或多個模具，特別是如果它們來自不同的鑄造廠，每個人都會在安全范圍內(nèi)制造。但如果你一直這樣做，最終你就根本沒有性能了。這可能會導(dǎo)致不同的制造方式ing塊?！?/p>
這也增加了對電力完整性分析的需求，而這在十年前通常被認為是不重要的。Ansys營銷總監(jiān)Marc Swinnen表示：“現(xiàn)在它是一個第一級的簽準工具，因為電壓冗余率變得如此之低?！??！敖档凸β实淖詈梅椒ㄊ墙档碗妷?，因此有超低電壓過程。但這意味著你會有電壓下降沒有余量的副作用。你把電壓降得太低了，你真的無法承受任何損失，所以它們對電壓下降變得非常、非常敏感，EM/IR成為第一級的簽字工具。如果你增加電壓下降金，你的最大頻率下降了，因為現(xiàn)在你必須設(shè)計一個更低的電壓。所以，你不僅沒有太多的冗余，而且你創(chuàng)造的任何冗余都會直接影響你的業(yè)績底線。這意味著，除非萬不得已，否則你真的不想把這個幅度放在那里。盡管如此，人們一直看到芯片的Fmax比最初模擬的要低10%左右，而且他們無法獲得應(yīng)有的頻率。最常見的原因是動態(tài)電壓下降。電壓降分析中存在漏洞，他們沒有發(fā)現(xiàn)在實際芯片中會導(dǎo)致影響時序的局部電壓降。他們看到頻率神秘地下降了10%，這是由于他們沒有預(yù)料到的電壓下降情況，可能是由于動態(tài)電壓下降，而動態(tài)電壓下降已經(jīng)完全超過了傳統(tǒng)的靜態(tài)固有電壓下降。挑戰(zhàn)在于確定哪些開關(guān)組合是現(xiàn)實的，哪些開關(guān)組合會導(dǎo)致最差的電壓降，以及如何緩解這些問題，如何修復(fù)這些問題。但在整個芯片上覆蓋冗余以抵消這一點的想法是不可行的。這已經(jīng)成為一個非常困難的問題，你需要更聰明的技術(shù)來識別現(xiàn)實的切換?！?/p>
此外，基于防護帶不再是一種選擇的事實，冗余度可能決定哪種工藝——或者在先進封裝的情況下，哪種工藝最適合特定的設(shè)計。Movellus的費薩爾說：“先進的節(jié)點還不成熟?！薄！坝懈嗟淖兓?，電線中有更多的電阻，你可以通過提高電壓來支付。柵極的電壓可以降到0.6伏，但即使是3納米，你也必須保持在0.75伏左右。這一切都是有余量的?！?/p>
結(jié)論
如何分配冗余以及分配給哪些群體正在成為一個重大挑戰(zhàn)。它不再局限于一個流程或流程的一部分。相反，冗余需要在一個系統(tǒng)的背景下考慮，有時甚至是一個系統(tǒng)的系統(tǒng)，并且需要將其視為跨越多個組的總數(shù)。
目標(biāo)是提高可靠性，冗余會影響處理元件、存儲器、芯片架構(gòu)的選擇，并最終影響信號的完整性和系統(tǒng)的彈性。它是每個設(shè)備的核心，盡管它對于設(shè)計到制造鏈的不同部分并不總是顯而易見。如今的芯片行業(yè)正在努力應(yīng)對冗余持續(xù)減少的影響，以及如何彌補寶貴捷徑的損失。
編譯：芯智訊-浪客劍
*博客內(nèi)容為網(wǎng)友個人發(fā)布，僅代表博主個人觀點，如有侵權(quán)請聯(lián)系工作人員刪除。
