AMD Vitis 統(tǒng)一軟件平臺助力簡化并優(yōu)化設計

Suhel Dhanani——AMD 自適應 SoC 和 FPGA 事業(yè)部軟件市場營銷總監(jiān)

為支持從雷達系統(tǒng)和醫(yī)學成像到高性能測試設備與 5G 無線系統(tǒng)等一切應用，數(shù)字信號處理（ DSP ）計算的需求日益增加，因此，對滿足性能與功耗要求的計算解決方案的需求也在增加。  

在探索如何實施這些解決方案時，使用功能固定的 ASIC 可能會增加軟硬件重新設計的工作。有了可通過設計工具訪問的一系列豐富的硬件加速開源庫，SoC 和 FPGA 迎來了更加高效、靈活的途徑，從而滿足不斷演進的需求。

// 賦能全體開發(fā)者，提升生產(chǎn)力

AMD Vitis? 統(tǒng)一軟件平臺可為所有開發(fā)人員簡化使用 AMD 自適應 SoC 和 FPGA 加速計算，快速設計、仿真并執(zhí)行復雜設計的流程，包括軟硬件工程師和系統(tǒng)架構師。

借助面向軟硬件及固件的綜合開發(fā)環(huán)境，開發(fā)人員可使用熟悉的框架和編程語言（如 C/C++）為算法設計創(chuàng)新。此外，該平臺還提供了豐富的工具和硬件加速庫，不僅可縮短設計周期，而且降低了復雜性。  

Vitis 統(tǒng)一軟件平臺 2023.1 版本的發(fā)布令人感到興奮。在其它更新中，我們簡化了搭載 AI 引擎（ AIE ）的 Versal? 自適應 SoC 的使用。通過利用可編程邏輯及 AIE，這些可改變競爭格局的器件針對 DSP 系統(tǒng)優(yōu)化了每瓦性能和吞吐量。

// 簡化基于 AI 引擎的設計的實現(xiàn)

2023.1 版提供增強的端到端工具，支持實現(xiàn)基于 AIE 的設計。例如，我們聽取了客戶反饋，將 Vitis 工具 AIE 構建與 AMD Vivado? 設計套件環(huán)境解耦，這就令平臺團隊可并行工作，使用通用接口檢查點?，F(xiàn)在，兩個團隊都能更新和導出固定的硬件文件，而無需重新編譯。  

與此同時，我們還擴展了平臺內的編譯器、解析器、分析器、調試器和驗證工具的功能。為了實現(xiàn)復雜的 DSP 設計，我們按照 AIE 編譯器中的輸入/輸出為圖中圖結構以及 2D 和 3D 陣列提供了更多支持。為了避免死鎖，開發(fā)人員現(xiàn)在可在 AIE 仿真器中獲得調節(jié)先進先出（ FIFO ）大小的指導。此外，我們還改進了設計狀態(tài)報告，并為擴展了菜單選項的 Vitis 分析器提供了速度更快的圖形用戶界面。 

對于通過標量引擎、可編程邏輯和 AIE 等多個領域拆分的復雜設計，這些升級可縮短開發(fā)周期。 

// 使用擴展庫快速啟動復雜設計

為了進一步簡化設計流程，我們持續(xù)投資于對標準庫。隨著 2023.1 版本的發(fā)布，開發(fā)人員現(xiàn)在可以訪問針對 DSP、醫(yī)學成像和視覺應用的擴展 Vitis 加速庫。 

在現(xiàn)有庫的基礎上，我們?yōu)?DSP 庫中的有限脈沖響應（ FIR ）濾波器帶來了增強功能，為求解器庫提高了性能，并支持在 AIE 與內核之間交換數(shù)據(jù)的 4D 數(shù)據(jù)移動器函數(shù)。 

使用 Vitis 高層次綜合（ HLS ）的開發(fā)人員能夠獲取 600 多個開源函數(shù)，實現(xiàn)快速系統(tǒng)開發(fā)。借助最新版本的 Vitis HLS，設計人員可以從其 C/C++ 源代碼中推斷出這些函數(shù)。 

// 借助 Vitis Model Composer 節(jié)省時間

對于開發(fā)人員，我們知道快速的早期設計空間探索可以在復雜設計上節(jié)省了多少時間和精力。Vitis Model Composer 是一款重要的附加工具，可為 MathWorks MATLAB?/ Simulink? 環(huán)境中的自適應 SoC 及 FPGA 提供基于模型的設計流程。  

通過 Vitis Model Composer，開發(fā)人員可快速執(zhí)行早期階段的設計探索、驗證和實現(xiàn)。他們還能在高層次探索階段對復雜設計進行微調，對 AIE 和可編程邏輯進行協(xié)同仿真，以優(yōu)化其設計。 

// 加速高性能 DSP 設計進程

借助 Vitis 統(tǒng)一軟件平臺 2023.1 版本，軟硬件開發(fā)人員可快速開發(fā)由搭載 AIE 的 Versal 自適應 SoC 提供支持的優(yōu)化系統(tǒng)設計。可以說，這只是一系列計劃更新中的第一項，旨在簡化設計流程并增強庫與函數(shù)，以滿足下一代 DSP 的性能要求，對此我深感振奮。