向集成一萬億晶體管的芯片前進

來源：半導(dǎo)體行業(yè)觀察

最近，英特爾副總裁兼技術(shù)開發(fā)負責(zé)人Ann Kelleher 在IEDM 2022的相關(guān)記者會上表示，英特爾正在按訂定里程碑前進。根據(jù)這些里程碑，英特爾步入正軌，且處于領(lǐng)導(dǎo)地位。

Ann Kelleher 進一步指出，公司已準備進入Intel 4 制程，2023 下半年轉(zhuǎn)至Intel 3 制程。雖然Intel 7 這種專有名詞可能與芯片實際生產(chǎn)關(guān)系不大，但Ann Kelleher 表示，公司的團隊正在努力推動制程發(fā)展，以恢復(fù)英特爾昔日榮光。她也說研發(fā)預(yù)算受高層允諾保障，不會受公司成本削減影響。在她的介紹中，還重申了英特爾在2030年之前實現(xiàn)開發(fā)具有超過一萬億晶體管處理器的承諾。

之所以會發(fā)出這樣的豪言，根源在于英特爾在剛過去的IEDM 2022上發(fā)布了多篇論文，在其中更是涉及了公司在2D材料晶體管、3D集成以及存儲等技術(shù)方面的進展。在這里，我們整合一下，以饗讀者。

將硅芯片堆疊連接密度增加10倍的方法

熟悉芯片產(chǎn)業(yè)的讀者應(yīng)該了解，在過去多年的發(fā)展中，晶體管密度的增長速度大致符合摩爾定律，但當(dāng)今芯片的經(jīng)濟性并沒有以同樣的速度提高——隨著我們轉(zhuǎn)向更密集的節(jié)點，每個晶體管的價格正在上漲。此外，一些芯片元件（如模擬和緩存）的擴展性差，使事情進一步復(fù)雜化。

因此，該行業(yè)正在集體轉(zhuǎn)向基于Chiplet的高性能芯片設(shè)計。

但是，任何基于 chiplet 的設(shè)計的首要目標是在利用基于 chiplet 的方法的經(jīng)濟效益的同時，保留單芯片單片處理器內(nèi)部數(shù)據(jù)路徑的功耗和性能（延遲、帶寬）的最佳屬性，例如采用前沿工藝制造良率更高的chiplet，使用較舊、較便宜的節(jié)點來實現(xiàn)密度改進較小的其他一些功能的能力。

因此，半導(dǎo)體霸權(quán)的戰(zhàn)場正在從晶體管的速度轉(zhuǎn)移到互連的性能，硅中介層 (EMIB) 和混合鍵合技術(shù)等新技術(shù)成為提高經(jīng)濟性的前沿。

然而，這些方法仍然會導(dǎo)致不可避免的性能、功耗和成本權(quán)衡。英特爾在本屆IEDM上帶來了他們名為《Enabling Next Generation 3D Heterogeneous Integration Architectures on Intel Process》的演講。在其中闡述了他們新的“Quasi-Monolithic Chips”(QMC) 3D 封裝技術(shù)希望解決這個問題。

顧名思義，英特爾的 QMC 旨在提供與內(nèi)置在單個芯片中的互連幾乎相同的特性。

我們知道，用于堆疊和電連接形成chiplet的die的技術(shù)可大致分為兩種類型：微凸點連接和混合鍵合。Hybrid bonding是一種理論上可以縮短連接間距，換句話說，可以增加連接密度（面積密度）的技術(shù)。而英特爾所介紹的QMC 是一種新的混合鍵合技術(shù)。

從相關(guān)報道可以看到，混合鍵合有三大優(yōu)勢，第一為可以達到超細間距與超小接點尺寸，故可以達到超高I／O 數(shù)目；第二，由介電材料接合取代底部填充劑可以省去填充成本；第三，覆混合鍵合則幾乎沒有厚度，未來發(fā)展的3D 封裝技術(shù)需要堆疊非常多層芯片，因此利用混合鍵合可以大幅減少總體厚度。

這也正是英特爾做出這個選擇的原因。

據(jù)英特爾在其最新論文中介紹，新方案的間距小于 3 微米。這在他們?nèi)ツ?IEDM 上提交的研究相比，其能效和性能密度提高了 10 倍。在之前的論文中，他們介紹了一種 10 微米間距的方法，但根據(jù)新論文的公布，獲得了 10 倍的改進換而言之此，英特爾在短短幾年內(nèi)找到了實現(xiàn) 100 倍改進的途徑，這表明該公司在混合鍵合方面的工作正在迅速加速。值得一提的是，QMC 還可以讓多個小芯片相互垂直堆疊。

英特爾強調(diào)，該方案還能實現(xiàn)令人難以置信的每平方毫米數(shù)十萬個連接的互連密度和可與單片處理器相媲美的功耗（以每比特皮焦耳 - Pj/b 為單位）。

1nm工藝以下的晶體管選擇：二維材料

根據(jù)英特爾之前公布的工藝路線圖，在不久的將來，他們將跨入到“埃”時代。這其實也是英特爾、imec和ASML都知名企業(yè)和研究機構(gòu)對芯片制造的未來發(fā)展展望。但正如英特爾等晶圓廠從二維晶體管向三維晶體管，再向GAA晶體管轉(zhuǎn)變一樣。在硅材料的物理限制前面，他們也需要尋找新的解決方案。

二維材料就成為了他們的選擇。

正如大家所了解的一樣，隨著晶體管的密度增加與柵極長度縮小，直接面臨的物理限制之一是短溝道效應(yīng)，其根本原因為溝道區(qū)間的載子同時被柵極與源極/漏極所分享，源極和漏極的接面所造成的空乏區(qū)穿透到溝道區(qū)間，導(dǎo)致有效溝道長度縮小，使得柵極控制電流的能力減小。

短溝道效應(yīng)發(fā)生時元件特性改變，包含臨界電壓降低、次臨界斜率降低、這些效應(yīng)都導(dǎo)致漏電流增加，嚴重阻礙晶體管持續(xù)縮小的進程。欲避免短溝道效應(yīng)，柵極長度須大于自然長度的6倍，而此自然長度與溝道的厚度成正比，而以TMD（transition metal dichalcogenides：過渡金屬二硫化物）為溝道的場效應(yīng)晶體管（FET）被認為是實現(xiàn)亞納米節(jié)點晶體管的強大基礎(chǔ)技術(shù)。

這主要是因為二維TMD沒有垂直于材料平面的鍵結(jié)，即使在單層的二維TMD也有高載子遷移率的特性，這已接近溝道厚度所能達到之極小值–即數(shù)個原子層，因此使用二維TMD做為溝道材料可以避免短溝道效應(yīng)，得以制作更小的晶體管。

相關(guān)資料指出，由于缺乏垂直于材料平面的鍵結(jié)，其電荷載子被局限于二維材料平面，因此二維TMD富有異于塊材TMD的基本性質(zhì)，并可能廣泛的應(yīng)用于催化、電子學(xué)、光子學(xué)等領(lǐng)域。此外，二維TMD的載子濃度較低，可以有效地以電場控制載子濃度，這是所有二維材料所共有的特性，根據(jù)此特性可以制做二維TMD的場效晶體管。

二維TMD場效晶體管的元件特性與傳統(tǒng)場效晶體管具有相似之處，可以應(yīng)用于電子及化學(xué)感測領(lǐng)域。二維TMD場效晶體管的優(yōu)值（figure of merit）之一為載子遷移率，一般依元件質(zhì)量的不同有很大的分布范圍，以MoS2場效晶體管為例約在1-1000 cm2/Vs，若利用特殊的元件設(shè)計制作高質(zhì)量的MoS2場效晶體管則可提高載子遷移率到34,000 cm2/Vs，如此高的載子遷移率顯示二維TMD具有很高的應(yīng)用潛力。在與傳統(tǒng)場效晶體管相比較，二維TMD場效晶體管也有其特殊之處。

在本屆的IEDM上，英特爾展示了他們在該領(lǐng)域的兩項研究成果。其中一個將以“Gate length scaling beyond Si: Mono-layer 2D Channel FETs Robust to Short Channel Effects”）為標題進行介紹。如文中所述，他們采用了典型的 TMD 二硫化鉬 (MoS2) 作為溝道材料，并制作了具有 25 nm 短源漏距離的 FET 原型。具有頂柵和底柵的雙柵 FET 的亞閾值斜率 (SS) 為 75 mV/dec，接近了理想晶體管的亞閾值斜率。

二維溝道材料的厚度使得建立與納米帶的電連接成為一項艱巨的任務(wù)，這也是英特爾的另一項研究成果“Characterization and Closed-Form Modeling of Edge/Top/Hybrid Metal-2D Semiconductor Contacts”所致力于解決的問題。在其中，他們構(gòu)建了一個模型來模擬具有二維材料溝道的晶體管中溝道的接觸電阻。當(dāng)中二維材料為二硫化鉬（MoS2），接觸電極的金屬為金（Au）。英特爾在上面模擬了電阻如何根據(jù)橫向重疊長度和垂直間隙長度而變化。

展望未來：制程、材料和設(shè)備架構(gòu)創(chuàng)新以及 DTCO 和 STCO

在今年二月，Ann Kelleher發(fā)布了一篇名為《Moore’s Law – Now and in the Future》的社論，在文章中她談到，在當(dāng)前，大家都在圍繞著制程和封裝創(chuàng)新，以延續(xù)摩爾定律。

例如英特爾將伴隨英特爾Intel 20A工藝推出的RibbonFET晶體管（英特爾的GAA晶體管）、業(yè)界首款背面供電架構(gòu)PowerVia、High-NA EUV光刻機，F(xiàn)overos、Foveros Omni 和 Foveros Direct等封裝技術(shù)，就是英特爾當(dāng)前正在投入研發(fā)的芯片技術(shù)。

展望未來，英特爾的研究的重點之一是微縮技術(shù)，以在同一區(qū)域提供更多晶體管。這包括創(chuàng)新的光刻技術(shù)進步，例如分子的定向自組裝 (DSA)：directed self-assembly，以提高線邊緣粗糙度和邊緣放置精度. 英特爾同時還研究只有幾個原子厚的新型材料，以制造更薄的晶體管，縮小它們的整體尺寸。

“除了這些創(chuàng)新之外，我們正在建立可行的能力，以使用先進的封裝技術(shù)（例如具有不斷減小的垂直接口間距的混合鍵合）將晶體管垂直堆疊在同一塊硅片上或作為小芯片。將新材料、晶體管架構(gòu)創(chuàng)新、光刻技術(shù)突破和封裝發(fā)明作為自由度，設(shè)計師只會受到他們想象力的限制?！盇nn Kelleher在文章中強調(diào)。

與此同時，英特爾還在擁抱量子領(lǐng)域，不僅僅是以量子計算的形式，而是通過探索物理學(xué)和材料科學(xué)中的新概念，這些概念有朝一日可能會徹底改變世界的計算方式。

Ann Kelleher在文章中表示，摩爾定律的長期發(fā)展需要克服當(dāng)前基于 CMOS 的計算的功耗要求的指數(shù)增長. 為了繼續(xù)，將需要在環(huán)境室溫下擴展在材料（稱為量子材料）中使用量子效應(yīng)的超低功耗解決方案。

“在 2021 年的 IEDM 上，英特爾報告了Beyond CMOS 器件研究的一個巨大里程碑：磁電自旋軌道邏輯器件的首次功能演示，其讀寫組件可在室溫下運行。自旋軌道輸出模塊和磁電輸入模塊一起集成到器件中，通過施加輸入電壓實現(xiàn)磁化狀態(tài)反轉(zhuǎn)。憑借其實現(xiàn)更高功能多數(shù)門（相對于 NAND 和 NOR 門）的能力，構(gòu)成超低功耗多數(shù)門的三個 MESO 器件可以實現(xiàn)一個 1 位加法器，否則這將需要 28 個 CMOS 晶體管?！盇nn Kelleher在文章中說道。

如文章開頭的章節(jié)所述，Ann Kelleher在年初文章中預(yù)期的創(chuàng)新在公司IEDM 2022的論文中逐漸披露。Ann Kelleher 博士在今年的IEDM上還發(fā)表了特別演講，談到了她和英特爾對芯片未來發(fā)展的最新觀點。

她在演講中說道，75 年來，晶體管和集成電路 (IC) 創(chuàng)新一直是電子設(shè)備擴展的基本引擎。摩爾定律預(yù)測功能集成會隨著時間的推移而增加，它繼續(xù)建立在半導(dǎo)體工藝縮放的基礎(chǔ)上。而隨著功能集成需求的增加，協(xié)同優(yōu)化機會的類別變得普遍，我們也已利用設(shè)計技術(shù)協(xié)同優(yōu)化 (DTCO)。最近，業(yè)界開始實施系統(tǒng)技術(shù)協(xié)同優(yōu)化 (STCO) 技術(shù)以進一步推進功能集成。

“如今，該行業(yè)在利用持續(xù)的技術(shù)擴展優(yōu)化系統(tǒng)性能方面面臨著一系列新的挑戰(zhàn)和機遇。提供有效的內(nèi)存帶寬和高效的功率傳輸是將技術(shù)擴展轉(zhuǎn)化為系統(tǒng)性能的關(guān)鍵挑戰(zhàn)。此外，核心邏輯（標準單元）和緩存 (SRAM) 的差異擴展率與 HPC 架構(gòu)對高緩存/核心的需求相結(jié)合，通過將大型緩存與最先進的節(jié)點分離來推動機遇。這需要在芯片和晶圓堆疊方面進行重大且可擴展的創(chuàng)新，以實現(xiàn)最佳性能和總成本?！盇nn Kelleher在文章中說。

“展望未來，半導(dǎo)體制程、材料和設(shè)備架構(gòu)創(chuàng)新以及 DTCO 和 STCO 將繼續(xù)成為擴展技術(shù)以實現(xiàn)下一代加速計算機需求的重要創(chuàng)新途徑?！盇nn Kelleher強調(diào)。