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Writing TestbenchesFunctional Verification of HDL Models
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hdl
rtl
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Synopsys-RTL_coding
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Synopsys
RTL
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新型高精度時鐘芯片RTL-4553
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時鐘芯片
RTL-4553
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xilinxue
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ASIC設計驗證
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SYNPLICITY
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Verilog邏輯仿真(3)
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Verilog
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RTL
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foolish_girl
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用多片FPGA進行ASIC設計驗證的分區(qū)和綜合技術
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SYNPLICITY
FPGA
ASIC
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Certify
SOC
RTL
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foolish_girl
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pcit32_verilog_lattice代碼
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Lattice
32-Bit
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RTL
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基于FPGA的全數字Costas環(huán)的設計與實現
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Costas環(huán)
載波恢復
FPGA
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sylar
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跨時鐘域設計經典
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Multi-Asynchronous Clock Desings
ASIC
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RTL
FIFO
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Jason_Zhang
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夏宇聞著作《從算法設計到硬線邏輯的實現》虛擬器件和虛擬接口模型
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虛擬器件
虛擬接口模型
大型數字系統
宏單元
Cores
RTL
Verilog HDL
VHDL
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tvro_china
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FPGACPLD數字電路設計經驗分享
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FPGA
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數字電路
時序設計
時延路徑
RTL
建立時間
保持時間
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Jason_Zhang
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FPGA
CPLD
數字電路
RTL
時延路徑
時序模型
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Lattice Designing a 33MHz, 32-Bit PCI Target
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Lattice
PCI
ispMACH Devices
RTL
HDL
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FFT_report
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FFT
VHDL
RTL
HDL
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DFT
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an360 設計仿真模型for the POS-PHY Level 4 MegaCore
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Altera
Updating Simulation Models
POS-PHY
PLL
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RTL
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FPGA應用文檔:將YCrCb轉為RGB
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Xilinx
YcrCb
RGB
HDL
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Color-Space Converter
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CIC Xilinx FPGA trainning HDL code guide
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CIC
Xilinx Synthesis
FPGA
RTL
Verilog HDL
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Hongjun
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CIC Xilinx FPGA training - simulation flow with ModelSim
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CIC
Xilinx FPGA
Simulation Flow
ModelSim
RTL
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Hongjun
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IC 設計行業(yè)的朋友們推薦優(yōu)秀的書籍和相關資料
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IC設計
HDL
Test
Functional Verification
RTL
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擴頻載波通信電路KT8341的設計
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RTL
GDS2
邏輯綜合
直接序列擴頻
偽隨機碼序列
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TINIS400外部串口參考設計
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Texas Instruments
TINIS400外部串口
DSTINIS400
Verilog RTL
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電子產品世界
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EDA學習資料
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EDA技術
CPLD
FPGA
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寄存器傳輸級(RTL)
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用來實現DSP算法的C合成方法
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DSP算法
C合成方法
RTL
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關于視頻壓縮
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視頻壓縮
DCT/IDCT
RTL
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RTL代碼優(yōu)化的文章
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RTL
代碼優(yōu)化
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Synopsys - Describing Synthesizable RTL in SystemC
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Synopsys
Synthesizable RTL
SystemC
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Verilog RTL Coding and Synthesis Mismatch
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Verilog
RTL Coding
Synthesis
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