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EEPW首頁 >> 主題列表 >> verilog-hdl

淺淡邏輯設(shè)計的學(xué)習(xí)(二)

  • 　　入門前 　　剛才開始接觸邏輯設(shè)計很多人會覺得很簡單：因為verilog的語法不多，半天就可以把書看完了。但是很快許多人就發(fā)現(xiàn)這個想法是錯誤的，他們經(jīng)常埋怨綜合器怎么和自己的想法差別這么大：它竟然連用for循環(huán)寫的一個計數(shù)器都不認識! 　　相信上一段的經(jīng)歷大部分人都曾有，原因是做邏輯設(shè)計的思維和做軟件的很不相同，我們需要從電路的角度去考慮問題。 　　在這個過程中首先要明白的是軟件設(shè)計和邏輯設(shè)計的不同，并理解什么是硬件意識。 　　軟件代碼的執(zhí)行是一個順序的過程，編繹以后的機器碼放在存儲器里，等著C
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基于Verilog HDL的SPWM全數(shù)字算法的FPGA實現(xiàn)

  • 　　隨著信號處理技術(shù)及集成電路制造工藝的不斷發(fā)展，全數(shù)字化SPWM(正弦脈寬調(diào)制)算法在調(diào)速領(lǐng)域越來越受到青睞。實現(xiàn)SPWM控制算法的方法很多，其中模擬比較法因電路復(fù)雜、且不易與數(shù)字系統(tǒng)連接而很少采用;傳統(tǒng)的微處理器因不能滿足電機控制所要求的較高采樣頻率(≥1 kHz)而逐漸被高性能的DSP硬件系統(tǒng)所取代，但該系統(tǒng)成本高、設(shè)計復(fù)雜。與傳統(tǒng)方法相比，在現(xiàn)場可編程邏輯器件FPGA上產(chǎn)生一種新的SPWM控制算法，具有成本低、研發(fā)周期短、執(zhí)行速度高、可擴展能力強等優(yōu)點。該技術(shù)進一步推動了變頻調(diào)速技術(shù)的發(fā)展。
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ChipDesign ISE 11 設(shè)計工具視點

  • ?　　作為一個負責(zé)FPGA?企業(yè)市場營銷團隊工作的人，我不得不說，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計領(lǐng)域的獨創(chuàng)性，F(xiàn)PGA?正不斷實現(xiàn)其支持片上系統(tǒng)設(shè)計的承諾。隨著每一代新產(chǎn)品的推出，F(xiàn)PGA?在系統(tǒng)中具有越來來越多的功能，可作為協(xié)處理器、DSP?引擎以及通信平臺等，在某些應(yīng)用領(lǐng)域甚至還可用作完整的片上系統(tǒng)。　　因此，在摩爾定律的作用下，F(xiàn)PGA?產(chǎn)業(yè)的門數(shù)量不斷增加，性能與專門功能逐漸加強，使得?FPGA?在電子系統(tǒng)
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FPGA開發(fā)基本流程及注意事項

  • 本文是根據(jù)FPGA技術(shù)牛人歷年來的經(jīng)驗所總結(jié)出來的關(guān)于FPGA開發(fā)基本流程及注意事項基本介紹，希望給初學(xué)者丁點幫助。眾所周知，F(xiàn)PGA是可編程芯片，因此FPGA的設(shè)計方法包括硬件設(shè)計和軟件設(shè)計兩部分。硬件包括FPGA芯片電路、 存儲器、輸入輸出接口電路以及其他設(shè)備，軟件即是相應(yīng)的HDL程序以及嵌入式C程序。
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Verilog HDL設(shè)計進階：有限狀態(tài)機的設(shè)計原理及其代

  • 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風(fēng)格的Verilog HDL 和VHDL的語法只是它們各自語言的一個子集。又由于HDL的可綜合性研究近年來非?；钴S，可綜合子集的國際標(biāo)準(zhǔn)目前尚未最后形
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Verilog HDL高級語法結(jié)構(gòu)―函數(shù)（function）

  • 函數(shù)的目的是返回一個用于表達式的值。
    1．函數(shù)定義語法function 返回值的類型或范圍> (函數(shù)名);
    端口說明語句>
    變量類型說明語句> begin
    語句>
    ...
    end
    endfunction 請注
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Verilog HDL高級語法結(jié)構(gòu)―任務(wù)（TASK）

  • 如果傳給任務(wù)的變量值和任務(wù)完成后接收結(jié)果的變量已定義，就可以用一條語句啟動任務(wù)。任務(wù)完成以后控制就傳回啟動過程。如任務(wù)內(nèi)部有定時控制，則啟動的時間可以與控制返回的時間不同。任務(wù)可以啟動其他的任務(wù)，其他
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Verilog HDL硬件描述語言：task和function說明語句

  • task和function說明語句的區(qū)別task和function說明語句分別用來定義任務(wù)和函數(shù)。利用任務(wù)和函數(shù)可以把一個很大的程序模塊分解成許多較小的任務(wù)和函數(shù)便于理解和調(diào)試。輸入、輸出和總線信號的值可以傳入或傳出任務(wù)和函
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verilog HDL基礎(chǔ)教程之：實例3 數(shù)字跑表

  • 實例的內(nèi)容及目標(biāo)1.實例的主要內(nèi)容本節(jié)通過Verilog HDL語言編寫一個具有“百分秒、秒、分”計時功能的數(shù)字跑表，可以實現(xiàn)一個小時以內(nèi)精確至百分之一秒的計時。數(shù)字跑表的顯示可以通過編寫數(shù)碼管顯示程序來
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Verilog HDL基礎(chǔ)教程之：時序邏輯電路

  • 在Verilog HDL語言中，時序邏輯電路使用always語句塊來實現(xiàn)。例如，實現(xiàn)一個帶有異步復(fù)位信號的D觸發(fā)器如下。例1：帶異步復(fù)位的D觸發(fā)器1。wire Din;wire clock,rst;reg Dout;always @ （posedge clock or negedge rs
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Verilog HDL語言學(xué)前必知的基礎(chǔ)

  • Verilog HDL的歷史和進展 1.什么是Verilog HDLVerilog HDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計。它允許設(shè)計者用它來進行各種級別的邏輯設(shè)計，可以用它進行數(shù)字邏輯系統(tǒng)的仿真驗證、時序分析、邏輯綜合。它是
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Verilog HDL基礎(chǔ)教程之：賦值語句和塊語句

  • 非阻塞賦值和阻塞賦值在Verilog HDL語言中，信號有兩種賦值方式：非阻塞(Non_Blocking)賦值方式和阻塞(Blocking)賦值方式。(1)非阻塞賦值方式。典型語句：b = a;① 塊結(jié)束后才完成賦值操作。② b的值并不是立刻就改
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Verilog HDL基礎(chǔ)教程之：數(shù)據(jù)類型和運算符

  • 常用數(shù)據(jù)類型Verilog HDL中總共有19種數(shù)據(jù)類型，數(shù)據(jù)類型是用來表示數(shù)字電路硬件中的數(shù)據(jù)儲存和傳送元素的。在本書中，我們先只介紹4個最基本的數(shù)據(jù)類型，它們分別是：reg型，wire型，integer型和parameter型。其他
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Verilog HDL基礎(chǔ)教程之：實例5 交通燈控制器

  • 實例的內(nèi)容及目標(biāo) 1.實例的主要訓(xùn)練內(nèi)容本實例通過Verilog HDL語言設(shè)計一個簡易的交通等控制器，實現(xiàn)一個具有兩個方向、共8個燈并具有時間倒計時功能的交通燈功能。2.實例目標(biāo)通過本實例，讀者應(yīng)達到下面的目標(biāo)。掌握
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Verilog HDL基礎(chǔ)j教程之：程序基本結(jié)構(gòu)

  • Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言，也是一種結(jié)構(gòu)描述的語言。也就是說，既可以用電路的功能描述，也可
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verilog-hdl介紹

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