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目標(biāo)設(shè)計平臺使基于FPGA的系統(tǒng)開發(fā)易如反

  • 賽靈思公司在正式發(fā)布新一代旗艦產(chǎn)品高性能Virtex-6和低成本Spartan-6 FPGA時，首次提出了“目標(biāo)設(shè)計平臺”的新概念。賽靈思目標(biāo)設(shè)計平臺包含五個關(guān)鍵部分：Virtex-6和Spartan-6 FPGA器件、支持和集成業(yè)界成熟設(shè)計方法的設(shè)計環(huán)境、采用業(yè)界標(biāo)準(zhǔn)FPGA多層連接器的可擴展板和套件、提供接口的IP內(nèi)核和強大的參考設(shè)計。
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幾種DSP與外接存儲器的連接方法

  • 存儲器接口分為ROM接口和RAM接口兩種。ROM包括EPROM和FLASH，而RAM主要是指SRAM。TMS320C5409具有32K字的片內(nèi)RAM和16K字的掩膜ROM。但是在DSP應(yīng)用的很多場合，尤其是帶信號存儲的DSP應(yīng)用來說，TMS320C5409的片內(nèi)存儲資源是遠(yuǎn)遠(yuǎn)不夠用的。因此，設(shè)計一個TMS320C5409硬件系統(tǒng)一般應(yīng)該包括其與EPROM/FLASH和SRAM的接口設(shè)計，以存放程序和數(shù)據(jù)。本文介紹TMS320C5409與存儲器的接口設(shè)計方案。
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mcu,DSP,PLD/EDA的介紹/比較/分析

基于C5509A的功放閉環(huán)數(shù)字控制系統(tǒng)(圖)

  • 隨著通信系統(tǒng)的發(fā)展，要求通信具有更高的傳輸可靠性、更強的抗干擾能力。在無線信號發(fā)射過程中，射頻信號必須經(jīng)功放放大，再經(jīng)天線發(fā)射出去，信號經(jīng)功放后的幅度和穩(wěn)定性對通信的可靠性和抗干擾起著關(guān)鍵作用。攻放輸出信號的幅度越大通信可靠性越穩(wěn)定，接收的準(zhǔn)確性和可靠性就越高。在發(fā)射端，功放輸出功率控制一方面需要保證功放的安全可靠，另一方面又要盡可能使功放輸出功率最大。因此，對功放的輸出功率控制就顯得十分重要，早期的功放控制一般采用模擬等方法實現(xiàn)。
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基于DSP的數(shù)碼相機中的MPEG-4 壓縮

  • 雖然數(shù)碼相機 (DSC) 投入市場僅幾年時間，但已經(jīng)使消費類電子成像業(yè)發(fā)生了翻天覆地的變化。目前，全球售出的相機中大約有三分之一是數(shù)碼相機，而且其份額還在穩(wěn)步上升。
  • 關(guān)鍵字： DSP  數(shù)碼  MPEG-4  壓縮  

用FPGA實現(xiàn)FIR濾波器

  • 你接到要求用FPGA實現(xiàn)FIR濾波器的任務(wù)時，也許會想起在學(xué)校里所學(xué)的FIR基礎(chǔ)知識，但是下一步該做什么呢?哪些參數(shù)是重要的?做這個設(shè)計的最佳方法是什么?還有這個設(shè)計應(yīng)該怎樣在FPGA中實現(xiàn)?現(xiàn)在有大量的低成本IP核和工具來幫助你進(jìn)行設(shè)計，因為FIR是用FPGA實現(xiàn)的最普通的功能。
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MAX706S在DSP系統(tǒng)中的應(yīng)用

  • 對于實際的DSP應(yīng)用系統(tǒng)特別是產(chǎn)品化的DSP系統(tǒng)而言，可靠性是一個不容忽視的問題。由于DSP系統(tǒng)的時鐘頻率比較高，因此在運行時極有可能發(fā)生干擾和被干擾的現(xiàn)象，嚴(yán)重時系統(tǒng)可能會出現(xiàn)死機。為了克服這種情況，除了在軟件上作一些保護(hù)措施外，硬件上也必須作相應(yīng)的處理。硬件上最有效的保護(hù)措施就是采用具有監(jiān)視(Watchdog)功能的自動復(fù)位電路。各大公司生產(chǎn)了多種微處理器監(jiān)控器，用來監(jiān)測微處理器的運行狀態(tài)，一旦微處理器失控就強行復(fù)位微處理器，引導(dǎo)程序重新運行。
  • 關(guān)鍵字： MAX706S  DSP  監(jiān)控電路  

動量輪模擬器的設(shè)計

  • 在衛(wèi)星姿態(tài)和軌道控制計算機(AOCC)分系統(tǒng)的設(shè)計和室內(nèi)聯(lián)調(diào)階段，為方便系統(tǒng)調(diào)試，需設(shè)計動量輪模擬器，模擬執(zhí)行機構(gòu)動量輪所決定的衛(wèi)星姿態(tài)和控制效果，代替真實部件進(jìn)行分系統(tǒng)的開環(huán)和閉環(huán)試驗。
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利用FPGA和多通道光模塊組合長距離傳送高速數(shù)據(jù)

  • 目前基于銅電纜的高速串口能夠以數(shù)千兆位速率進(jìn)行數(shù)據(jù)傳送，并可通過使用多個并行通道達(dá)成超過100Gbps的數(shù)據(jù)傳輸率，不過傳送的距離卻受到限制，一個可以改善傳輸距離的作法是使用光互連來取代銅電纜，Alt
  • 關(guān)鍵字： DSP  LGA  FPGA  DDM  

基于FPGA+DSP的智能車全景視覺系統(tǒng)

  • 為實現(xiàn)智能車全景視覺系統(tǒng)的應(yīng)用研究平臺，設(shè)計了一種基于FPGA+雙DSP的實時6通道數(shù)字圖像采集與處理系統(tǒng)。該系統(tǒng)由兩片F(xiàn)PGA與兩個DSP組成。第一個FPGA進(jìn)行多通道視覺圖像采集的同步控制、邏輯處理，第二片F(xiàn)PGA輔助DSP進(jìn)行海量圖像數(shù)據(jù)的高速并行處理。
  • 關(guān)鍵字： 全景視覺系統(tǒng)  FPGA+DSP  數(shù)字圖像采集與處理系統(tǒng)  

基于FPGA和多DSP的高速視覺測量系統(tǒng)的研究

  • 針對高速視覺測量系統(tǒng)數(shù)據(jù)處理速度快、數(shù)據(jù)處理量大的特點，將FPGA技術(shù)與DSP技術(shù)相結(jié)合，研究了一種基于FPGA和多DSP的多通道并行處理的高速視覺測量系統(tǒng)。詳細(xì)介紹了FPGA技術(shù)與多DSP技術(shù)在數(shù)字圖像處理過程中的不同應(yīng)用、高速視覺測量系統(tǒng)的總體結(jié)構(gòu)以及各部分的工作原理。
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基于DSP的嵌入式導(dǎo)航計算機系統(tǒng)中CPLD器件軟件更新的實現(xiàn)

  • 針對嵌入式導(dǎo)航計算機系統(tǒng)中CPLD器件軟件更新需求，提出了通過串行方式基于DSP的CPLD軟件更新方案，通過DSP的I／O口模擬CPLD的JTAG時序邏輯，將由串口接收到的CPLD配置信息文件，移入到其內(nèi)部邏輯中，從而實現(xiàn)軟件更新。分析研究了實現(xiàn)該方案需解決的硬件和軟件中的關(guān)鍵問題，設(shè)計實現(xiàn)了提出的CPLD器件軟件更新方案，并在實際的導(dǎo)航計算機系統(tǒng)中進(jìn)行了驗證和應(yīng)用。
  • 關(guān)鍵字： CPLD器件軟件更新  DSP  JTAG  

FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計之：典型實例-整數(shù)DCT變換的設(shè)計與實現(xiàn)

  • 本節(jié)旨在設(shè)計實現(xiàn)了視頻壓縮標(biāo)準(zhǔn)H.264算法中的整數(shù)DCT變換部分，幫助讀者了解并行流水設(shè)計技巧在算法優(yōu)化中的作用。
  • 關(guān)鍵字： DSP  協(xié)同處理  FPGA  整數(shù)DCT變換  H.264  

FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計之：典型實例-FPGA片上硬件乘法器的使用

  • 在FPGA+DSP系統(tǒng)設(shè)計系統(tǒng)中，F(xiàn)PGA經(jīng)常作為DSP的協(xié)處理器來輔助完成一些計算任務(wù)。而這些計算工作中最消耗時間的就是乘法運算，因此本實例的主要內(nèi)容就是幫助讀者學(xué)會調(diào)用硬件乘法IP核。
  • 關(guān)鍵字： DSP  協(xié)同處理  FPGA  硬件乘法器  

FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計之：FPGA+DSP協(xié)同平臺的調(diào)試技巧和注意事項

  • 作為雙芯片的協(xié)同系統(tǒng)，調(diào)試的開始階段需要對每個芯片進(jìn)行單獨測試。這種情況下就需要避免另外一個芯片對調(diào)試產(chǎn)生影響，比較好的辦法就是讓它停止工作。
  • 關(guān)鍵字： DSP  協(xié)同處理  FPGA  內(nèi)部邏輯分析儀  隔離調(diào)試  
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