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基于低噪音單芯片高頻分頻器的PLL設計

  • VSAT是一種小衛(wèi)星通信系統(tǒng)，可為邊遠地區(qū)的家庭和商業(yè)用戶提供可靠的、具有成本效應的寬帶數(shù)據(jù)和其它業(yè)務。VSAT采用一種小型天線來發(fā)送和接收衛(wèi)星信號，可為所有處于衛(wèi)星覆蓋區(qū)域內(nèi)的用戶提供高帶寬連接，無論用
  • 關鍵字： PLL  設計  高頻  單芯片  噪音  基于  

TLi選擇FineSim SPICE作為模擬IC設計的標準驗證工具

  • 　　芯片設計解決方案供應商微捷碼(Magma®)設計自動化有限公司日前宣布，消費電子產(chǎn)品全球供應商Technology Leaders & Innovators (TLi)公司已采用FineSim™ SPICE作為大型模擬IP設計的標準驗證工具。TLi是在對大量商用SPICE仿真產(chǎn)品進行徹底詳盡的評估，結(jié)果顯示具有線性多CPU功能的FineSim SPICE提供了較傳統(tǒng)多線程仿真器快上一個數(shù)量級的運行時間后才決定選用這款微捷碼軟件。 　　“我們設計著許多不同類型的
  • 關鍵字： Magma  FineSim  PLL  ADC/DAC  高速I/O  

完全集成的PLL發(fā)送器ATA5749及其應用

  • 概述
    ATA5749是一款集成了完整小數(shù)分頻器(fractional-N)的PLL射頻發(fā)送器IC，適用于輪胎氣壓計、遙控無鍵入口和被動式入口汽車應用。ATA5749采用幅移鍵控(ASK)和閉環(huán)頻移鍵控(FSK)調(diào)制，僅使用13．000 0 MHz晶體
  • 關鍵字： 分頻  應用  ATA5749  發(fā)送  集成  PLL  完全  

一種基于DDS和PLL技術本振源的設計與實現(xiàn)

  • 現(xiàn)代頻率合成技術正朝著高性能、小型化的方向發(fā)展，應用最為廣泛的是直接數(shù)字式頻率合成器(DDS)和鎖相式頻率合成器(PLL)。介紹直接數(shù)字頻率合成器和鎖相環(huán)頻率合成器的基本原理，簡述用直接數(shù)字頻率合成器(AD9954)和鎖相環(huán)頻率合成器(ADF4112)所設計的本振源的實現(xiàn)方案，重點闡述了系統(tǒng)的硬件實現(xiàn)，包括系統(tǒng)原理、主要電路單元設計等，并且對系統(tǒng)的相位噪聲和雜散性能做了簡要分析，最后給出了系統(tǒng)測試結(jié)果。
  • 關鍵字： DDS  PLL    

IDT 推出 Versacloc 計時器件新產(chǎn)品系列

  • 　　致力于豐富數(shù)字媒體體驗、提供領先的混合信號半導體解決方案供應商 IDT® 公司(Integrated Device Technology, Inc.)推出其 VersaClock™ 計時器件的最新產(chǎn)品系列。VersaClock III 器件是專為高性能消費、電信、網(wǎng)絡和數(shù)據(jù)通信應用設計的可編程時鐘發(fā)生器，可以更經(jīng)濟有效地在多個晶體和振蕩器之間進行選擇。這些可編程計時解決方案對節(jié)省占板空間和保持功效非常關鍵，因其體積可能不允許全定制解決方案。多個具有各種不同需求的系統(tǒng)能夠整合成更少的
  • 關鍵字： IDT  VersaClock  可編程時鐘發(fā)生器  PLL  

MIPS授權(quán)中科院計算技術研究所使用MIPS架構(gòu)

  • 　　 MIPS 科技公司宣布，中國科學院計算技術研究所已獲得 MIPS32 和 MIPS64 架構(gòu)授權(quán)，以進一步推動龍芯系列處理器的開發(fā)與商業(yè)化工作。在 2007 年，MIPS 科技的授權(quán)客戶意法半導體(STMicroelectronics)選用 MIPS64 架構(gòu)來支持 ICT 的龍芯處理器研發(fā)。本次則是該機構(gòu)首度直接取得 MIPS 架構(gòu)授權(quán)。 　　中國科學院計算技術研究所(ICT)所長李國杰先生表示：“我們非常高興能與 MIPS 強化合作關系，以持續(xù)推動新技術在中國的創(chuàng)新與采用。業(yè)界標準
  • 關鍵字： MIPS  龍芯  MIPS32  MIPS64  MIPS-based   

MIPS科技宣布推出在MIPS架構(gòu)上的Android平臺

  • 　　為家庭娛樂、通信、網(wǎng)絡和便攜多媒體市場提供業(yè)界標準處理器架構(gòu)和內(nèi)核的領導廠商 MIPS 科技公司(MIPS Technologies, Inc)今天宣布，推出其行業(yè)標準 MIPS 架構(gòu)的 Android™ 平臺。MIPS 科技還宣布將在 60 天內(nèi)公開MIPS優(yōu)化后的源代碼。這一舉措由若干生態(tài)系統(tǒng)合作伙伴共同推動，未來還會有更多合作伙伴加入，將 Android 帶給全球廣大的 MIPS 開發(fā)社區(qū)，現(xiàn)在就可以開始采用這一革命性的平臺進行數(shù)字電視、移動互聯(lián)網(wǎng)設備(MID)、數(shù)碼相框(DPF)和
  • 關鍵字： MIPS  數(shù)字電視  Android  MIPS-Based  

基于DDS驅(qū)動PLL結(jié)構(gòu)的寬帶頻率合成器設計

  • 摘 要：結(jié)合數(shù)字式頻率合成器(DDs)和集成鎖相環(huán)(PLL)各自的優(yōu)點，研制并設計了以DDS芯片AD9954和集成鎖相芯片ADF4113構(gòu)成的高分辨率、低雜散、寬頻段頻率合成器，并對該頻率合成器進行了分析和仿真，從仿真和測試結(jié)果
  • 關鍵字： DDS  PLL  驅(qū)動  寬帶頻率    

基于DDS的數(shù)字PLL

  • 　　多年以來，作為業(yè)界主流產(chǎn)品的模擬PLL已被熟知，模擬PLL性能穩(wěn)定，可為頻率合成和抖動消除提供低成本的解決方案，工作頻率高達8GHz及以上。然而新興的基于直接數(shù)字頻率合成（DDS）的數(shù)字PLL在某些應用中極具競爭力。本文比較了模擬PLL和基于DDS的數(shù)字PLL之間的差異，以及如何利用這些差異來指導設計人員選擇最佳的解決方案。 　　數(shù)字PLL利用數(shù)字邏輯實現(xiàn)傳統(tǒng)的PLL模塊。雖然實現(xiàn)數(shù)字PLL的方法有很多，但本文只介紹基于DDS的數(shù)字PLL架構(gòu)。   　　圖1 典型的模擬PLL結(jié)構(gòu)框圖
  • 關鍵字： PLL  DDS  分頻器  鑒相器  DAC  VCO  

基于多個特征分塊貝葉斯分類器融合策略的人臉識別方法

  • 摘要：提出一種基于奇異值分解和貝葉斯決策的人臉特征提取與識別算法。通過對人臉圖像樣本進行幾何歸一化和灰度均衡化后，結(jié)合分塊與加權(quán)，運用奇異值分解，分別獲得特征臉和標準臉，然后采用多個基于特征分塊的貝葉斯分類器(FBBC)的融合策略進行分類識別。實驗驗證了該方法的有效性，具有良好的精煉和實時性品質(zhì)指標。 關鍵詞：奇異值分解；貝葉斯決策；人臉特征；分類；圖像 引言 　　人臉識別是指利用計算機對人臉圖像進行分析，從中提取有效的識別信息，用來鑒別身份的一種技術，具有直接、友好、方便等優(yōu)點?；谄娈愔堤卣鞯娜?/li>
  • 關鍵字： A Method of Face Recognition Based on the Fusion of Multiple Feature Block Bayesian Classifiers  200810  

ADI公司的可編程時鐘發(fā)生器簡化系統(tǒng)設計并減少時鐘器件數(shù)量

  • 　　中國 北京——Analog Devices, Inc.（紐約證券交易所代碼：ADI），全球領先的高性能信號處理解決方案供應商，最新推出一對時鐘發(fā)生與分配IC——AD9520與AD9522，實現(xiàn)了業(yè)界最佳的器件集成度、低噪聲、低抖動性能與信號輸出靈活性的完美組合。 AD9520與AD9522多輸出時鐘發(fā)生器內(nèi)置一個512 Byte的嵌入式EEPROM存儲器模塊，為系統(tǒng)工程師提供了可用作時鐘源和系統(tǒng)時鐘的雙重可編程時鐘解決方案。通過利用片上存儲器對具體的輸出
  • 關鍵字： EEPROM  冗余基準  PLL  Analog Devices  

Maxim推出基于晶體的鎖相環(huán)300MHz至450MHz ASK/FSK發(fā)送器

  • 　　Maxim推出基于晶體的鎖相環(huán)（PLL） VHF/UHF發(fā)送器MAX7057，能夠在較寬的頻率范圍內(nèi)發(fā)送OOK/ASK/FSK數(shù)據(jù)。器件配合適當?shù)木w頻率，可以發(fā)送300MHz至450MHz范圍內(nèi)的任何信號，并能夠以高達100kbps的速率發(fā)送NRZ碼（50kbps曼徹斯特碼）。 　　MAX7057集成了可編程分數(shù)N PLL合成器和寬帶VCO，因而具有極大的靈活性。此外，還可以設置內(nèi)部電容，實現(xiàn)功率放大器（PA）與天線之間的阻抗匹配。這種拓撲結(jié)構(gòu)可確保多個工作頻率下的高效率傳輸，從而使MAX7057
  • 關鍵字： Maxim  PLL  鎖相環(huán)  發(fā)送器  

TI推出1.8V 可編程 VCXO 3-PLL 時鐘合成器

  • 　　CDCE937 和 CDCEL937 均為基于 PLL 模塊的、低成本、高性能的可編程時鐘合成器，可以在單輸入頻率的不同頻率下生成多達七個輸出時鐘。每一個輸出均可以進行系統(tǒng)內(nèi)編程，從而使用三個獨立的可配置 PLL 就可用于任何高達 230MHz 的時鐘頻率。該器件具有簡單的頻率同步，使零－PPM 時鐘生成成為可能。另外，這兩種合成器還具有擴頻時鐘及片上 EEPROM 和通過 SDA/SCL 進行系統(tǒng)內(nèi)熱編程的特點。對于數(shù)字媒體系統(tǒng)、流媒體、GPS 接收機、便攜式媒體以及DSP/OMAP/DaVinci
  • 關鍵字： TI  時鐘合成器  可編程  PLL  

基于多路移相時鐘的瞬時測頻模塊設計

  • 　　0 引 言 　　目前，脈沖雷達的脈內(nèi)信號分析一直是研究的熱點和難點，如何能更快速，準確的對脈內(nèi)載波頻率測量成為研究人員關注的目標，與此同時高精度頻率源在無線電領域應用越來越廣泛，對頻率測量設備有了更高的要求，因此研究新的測頻方法對開發(fā)低成本、小體積且使用和攜帶方便的頻率測量設備有著十分重要的意義。本文根據(jù)雷達發(fā)射機頻率快速變化的特點，采用目前新型的邏輯控制器件研究新型頻率測量模塊，結(jié)合等精度內(nèi)插測頻原理，對整形放大后的脈沖直接計數(shù)，實現(xiàn)對下變頻后單脈沖包絡的載波快速測頻。具有測量精度高，測量用時短的
  • 關鍵字： 測頻模塊  時鐘內(nèi)插  時鐘移相  PLL  脈內(nèi)測頻  

特瑞仕推出超小型PLL時鐘發(fā)生器

  • 　　特瑞仕半導體株式會社開發(fā)了XC25BS8系列內(nèi)置分頻、倍頻電路超小型PLL時鐘發(fā)生器。 　　XC25BS8系列是能在低頻輸入8kHz、4095倍的范圍內(nèi)倍頻工作的PLL時鐘發(fā)生器IC。   　　輸入端分頻因子（M）可從1～2047的分頻范圍內(nèi)進行選擇；輸出端分頻因子（N）可從1～4095的分頻范圍內(nèi)進行選擇。輸出頻率在1MHz～100MHz的范圍內(nèi)，輸入時鐘為8kHz～36MHz的標準時鐘。在內(nèi)部可進行微調(diào)，在少量外置部件的條件下動作。從CE端子輸入低電平信號，可停止整個芯片動作，抑制
  • 關鍵字： 半導體  特瑞仕  時鐘發(fā)生器  PLL  
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