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駿龍科技最新物聯(lián)網(wǎng)開發(fā)套件和電機驅(qū)動方案擴展Altera MAX 10 FPGA的應(yīng)用

  • 　　領(lǐng)先的技術(shù)分銷商駿龍科技有限公司發(fā)布了基于Altera MAX® 10的“Mpression Odyssey(奧德賽)”物聯(lián)網(wǎng)開發(fā)套件和電機驅(qū)動方案。Altera的MAX® 10 FPGA在低成本、單芯片、瞬時上電的可編程邏輯器件中提供了先進的處理能力，駿龍科技推出的產(chǎn)品進一步驗證了MAX® 10 FPGA的卓越性能，并進一步豐富了Altera公司的工業(yè)解決方案。 　　“Mpression Odyssey(奧德賽)”開發(fā)套件是一
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瞄準(zhǔn)MCU 華虹設(shè)計欲領(lǐng)軍國產(chǎn)芯片崛起

  • 　　上海華虹集成電路有限責(zé)任公司(華虹設(shè)計)是專業(yè)的智能卡與信息安全芯片解決方案供應(yīng)商，作為IC卡技術(shù)的國內(nèi)領(lǐng)頭羊，華虹設(shè)計是國內(nèi)綜合實力最強的芯片供應(yīng)商，是中國“909 工程”的重要IC設(shè)計公司，公司芯片年出貨量達6億顆，擁有十多年在智能卡與信息安全芯片的豐富經(jīng)驗。 　　經(jīng)歷了與半導(dǎo)體制造業(yè)務(wù)剝離之后，華虹設(shè)計成為了中國電子信息產(chǎn)業(yè)集團有限公司(CEC)下屬子公司，更加專注于半導(dǎo)體產(chǎn)品的設(shè)計研發(fā)，并適應(yīng)市場競爭的需要不斷調(diào)整戰(zhàn)略重點。華虹設(shè)計在致力于開發(fā)技術(shù)先進、引領(lǐng)市場的智能
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利用FPGA和分解器數(shù)字轉(zhuǎn)換器簡化角度測量

  • 　　1 編碼器和分解器的類型 　　編碼器分為增量和絕對兩個基本類別。增量編碼器可以監(jiān)控輪軸上的兩個位置，可以在輪軸每次經(jīng)過這兩個位置時產(chǎn)生A或B脈沖。獨立的外部電動計數(shù)器然后從這些脈沖解讀出轉(zhuǎn)速和旋轉(zhuǎn)方向。雖然適用于眾多應(yīng)用，但是增量式計數(shù)器確實存在某些不足。例如，在輪軸停轉(zhuǎn)情況下，增量編碼器在開始運行之前必須首先通過調(diào)回到某個指定校準(zhǔn)點來實現(xiàn)自身校準(zhǔn)。另外，增量式計數(shù)器易受到電氣干擾的影響，導(dǎo)致發(fā)送到系統(tǒng)的脈沖不準(zhǔn)確，進而造成旋轉(zhuǎn)計數(shù)錯誤。不僅如此，許多增量編碼器屬于光電器件，如果對目標(biāo)應(yīng)用有影響，則
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Tcl在Vivado中的應(yīng)用

  • 　　Xilinx的新一代設(shè)計套件 Vivado 相比上一代產(chǎn)品 ISE， 在運行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進。 但是對初學(xué)者來說，新的約束語言 XDC 以及腳本語言 Tcl 的引入則成為了快速掌握 Vivado 使用技巧的最大障礙，以至于兩年多后的今天，仍有很多用戶缺乏升級到 Vivado 的信心。 　　本文介紹了 Tcl 在 Vivado 中的基礎(chǔ)應(yīng)用，希望起到拋磚引玉的作用，指引使用者在短時間內(nèi)快速掌握相關(guān)技巧，更好地發(fā)揮 Vivado 在 FPGA 設(shè)計中的優(yōu)勢。 　　1
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基于瑞薩R7F0C002單片機的JJY數(shù)字電波鐘設(shè)計(上)

  • 　　1 引言 　　隨著時代的發(fā)展，人類對于精確的時間越來越重視，像國防、衛(wèi)星、天氣監(jiān)控等系統(tǒng)，需要精確的時間來做資料的備份以及同步的處理。傳統(tǒng)的計時方式難以滿足日益精確的時間要求，融合了微電子技術(shù)、計算機技術(shù)、通訊技術(shù)與現(xiàn)代時頻技術(shù)的電波鐘正是成為合適的選擇。它接收授時中心以無線電長波傳送的標(biāo)準(zhǔn)時間信號，并通過內(nèi)置微處理器解碼處理，從而實現(xiàn)時間自動校準(zhǔn)，使電波鐘表顯示的時間與國家的標(biāo)準(zhǔn)時間保持高度同步。 　　鑒于目前我國 BPC 低頻時碼格式尚未公開，我們只能制作接收日本 JJY60 信號的電波鐘表。
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Altera: FPGA集成硬核浮點DSP

  • 　　1 FPGA浮點運算推陳出新 　　以往FPGA在進行浮點運算時，為符合IEEE 754標(biāo)準(zhǔn)，每次運算都需要去歸一化和歸一化步驟，導(dǎo)致了極大的性能瓶頸。因為這些歸一化和去歸一化步驟一般通過FPGA中的大規(guī)模桶形移位寄存器實現(xiàn)，需要大量的邏輯和布線資源。通常一個單精度浮點加法器需要500個查找表(LUT)，單精度浮點要占用30%的LUT，指數(shù)和自然對數(shù)等更復(fù)雜的數(shù)學(xué)函數(shù)需要大約1000個LUT。因此隨著DSP算法越來越復(fù)雜，F(xiàn)PGA性能會明顯劣化，對占用80%～90%邏輯資源的FPGA會造成嚴重的布線擁
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基于GD32 MCU的綠色智能家居

  • 基于綠色節(jié)能的理念，在智能家居模型中加入了蓄電池、太陽能電池板、風(fēng)能發(fā)電機，以GD32 MCU為控制核心，設(shè)計了紅外檢測、人體檢測、光控LED、溫度監(jiān)測和電子鎖等功能，并可通過GSM短信進行報警。
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三相SPWM波形發(fā)生器的設(shè)計與仿真

  • 本文提出了一種采用VHDL硬件描述語言設(shè)計新型三相正弦脈寬調(diào)制（SPWM）波形發(fā)生器的方法。該方法以直接數(shù)字頻率合成技術(shù)(DDS)為核心產(chǎn)生三相SPWM信號。并且利用VHDL設(shè)計了死區(qū)時間可調(diào)的死區(qū)時間控制器，解決了傳統(tǒng)的模塊電路等待方法很難產(chǎn)生帶精確死區(qū)時間控制的SPWM信號的問題。該方法在Quartus II 9.1環(huán)境平臺下進行了仿真驗證，并將設(shè)計程序下載到DE2-70實驗板進行實驗測試，用示波器測試得到了死區(qū)時間可控制的SPWM波形。
  • 關(guān)鍵字： VHDL  SPWM  DDS  死區(qū)時間  FPGA  201505  

聲納圖像動態(tài)范圍擴展與FPGA實現(xiàn)

  • 本文針對成像聲納擴展圖像動態(tài)范圍和增強圖像細節(jié)的需求，提出了一種基于開方運算的動態(tài)范圍擴展方法。基于課題組研制的多波束成像聲納原理樣機的研制，分析了數(shù)據(jù)動態(tài)范圍壓縮導(dǎo)致圖像細節(jié)丟失的原因及其對成像質(zhì)量的影響，采用JPL快速平方根近似算法改善了開方運算FPGA實現(xiàn)過程的資源占用和系統(tǒng)延時。最后，對改進設(shè)計方案進行了實驗驗證，通過多波束成像聲納系統(tǒng)的消聲水池實驗證明了本文動態(tài)范圍擴展方法的有效性和可行性，系統(tǒng)成像質(zhì)量改善明顯，達到優(yōu)化設(shè)計的預(yù)期目標(biāo)。
  • 關(guān)鍵字： 成像聲納  動態(tài)范圍  平方根  FPGA  波束成像  201505  

接收機的中頻處理技術(shù)

  • 本文對數(shù)字中頻信號處理技術(shù)進行了研究，采用軟件無線電的設(shè)計思想和解決方案，提出了一種基于“AD+FPGA”的中頻信號處理技術(shù)，在頻譜分析儀及信號分析儀等接收機中應(yīng)用廣泛。
  • 關(guān)鍵字： 數(shù)字中頻  軟件無線電  AD  FPGA  分析儀  201505  

無運放的權(quán)電阻網(wǎng)絡(luò)在單片機控制系統(tǒng)中的應(yīng)用(下)

  • 　　接上篇 　　編程思路 　　對于電阻類數(shù)據(jù)，常用的數(shù)表有電阻數(shù)表、AD數(shù)表。 　　1. 電阻數(shù)表，優(yōu)點是直觀，方便后期查驗，與電源電壓無關(guān);缺點和AD值之間需要額外的計算，占用系統(tǒng)時間。 　　2. AD數(shù)表，優(yōu)點是MCU只需做比較而無需乘除，與電源電壓無關(guān);缺點是不直觀，需要保存好原始的計算表格以備查驗。 　　這里使用第二種AD數(shù)表，我們推導(dǎo)一下AD值與地址設(shè)置值之間的關(guān)系： 　　因為并聯(lián)電路和串聯(lián)電路都是線性電路，電源VCC的波動會直接導(dǎo)致輸出電壓波動，所以直接把VCC和Vref連接能
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無運放的權(quán)電阻網(wǎng)絡(luò)在單片機控制系統(tǒng)中的應(yīng)用(上)

  • 　　前言 　　命題的起源是一款RS485從機設(shè)計過程中，需要給它提供一個手動設(shè)置從機地址的功能，市面上同類產(chǎn)品，一般是兩種做法。 　　一種是純軟件，通過設(shè)備的RS485端口，按廠家給出的通信協(xié)議，比如Modbus RTU，修改它作為從機地址的寄存器的值，有些要求重啟才生效。優(yōu)點是節(jié)省了PCB面積和相關(guān)的元器件，缺點是操作麻煩，需要客戶先搭建軟硬件環(huán)境，把設(shè)備地址修改完后再安裝到系統(tǒng)里。 　　另一種是硬件上提供了撥碼開關(guān)，想修改地址時，撥成不同的地址組合就可以了。這種做法優(yōu)點是操作很簡單，不需要額外的
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基于FPGA的LZO實時無損壓縮的硬件設(shè)計

  • 　　本文通過對多種壓縮算法作進一步研究對比后發(fā)現(xiàn)，LZO壓縮算法是一種被稱為實時無損壓縮的算法，LZO壓縮算法在保證實時壓縮速率的優(yōu)點的同時提供適中的壓縮率。如圖1(A)給出了Linux操作系統(tǒng)下常見開源壓縮算法的壓縮速率的測試結(jié)果，LZO壓縮算法速率極快;如圖1(B)給出了Gzip壓縮算法和LZO壓縮算法的壓縮率測試結(jié)構(gòu)，從圖中可以看出，LZO壓縮算法可以提供平均約50%的壓縮率。 　　1 LZO壓縮算法基本原理分析 　　1.1 LZO壓縮算法壓縮原理 　　LZO壓縮算法采用(重復(fù)長度L，指回
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基于瑞薩單片機 R7F0C802 的溫濕度傳感器設(shè)計

  • 　　1 引言 　　本文介紹的溫濕度傳感器采用瑞薩電子生產(chǎn)的 R7F0C802 單片機作為控制單元，采集溫度傳感器 TC1047A 輸出的電壓信號和濕度傳感器 HS11 01 LF 電路輸出的頻率信號，經(jīng)計算處理，由異步串行通信接口輸出可讀性強的溫度和濕度值。該溫濕度傳感器工作電源電壓為 4.5 V~5.5VDC， 低功耗電流(MCU)為 290 µA@5MHz(TYP.)， 響應(yīng)時間小于 1 秒。 溫度測量范圍為-40~85℃， 測量精度達± 1 ℃。 濕度測量范圍為 1~99
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使用FPGA實現(xiàn)靈活的USB Type-C接口控制

  • 　　1 USB Type-C接口介紹 　　二十年前，第一代通用串行總線(Universal Serial Bus, USB 1.0)的出現(xiàn)，為各自為政的電子行業(yè)通信標(biāo)準(zhǔn)注入了互通性。而最新發(fā)布的USB Type-C接口規(guī)范將USB技術(shù)提升到了一個新的高度，能夠滿足21世紀電子行業(yè)的需求，同時也將再一次改變計算機、消費類電子產(chǎn)品以及移動設(shè)備之間的互連方式。輕薄、堅固、無需區(qū)分插頭方向的USB Type-C連接器拓展了由USB 3.1超速(SuperSpeed+)規(guī)范定義的各項功能，采用雙通道實現(xiàn)高達20
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