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基于ATmega8的無線擴音系統(tǒng)設計

  • 　　無線擴音系統(tǒng)的廣泛應用，解決了實際工程中的布線和移動使用的難題。無線傳輸方式也從傳統(tǒng)的U段、V段無線擴音發(fā)展到今天的紅外線、藍牙和2.4 GHz頻段的無線數(shù)字傳輸方式。傳統(tǒng)的模擬信號無線擴音設備發(fā)射器的使用會受到同頻、鄰頻或外界電波干擾，擴音的回輸較大，而且高頻電波輻射大，擴音回輸會對人的耳膜造成一定的傷害。音頻在數(shù)字信號傳輸過程中受干擾的可能性小、抗干擾能力強。數(shù)字無線擴音系統(tǒng)可廣泛應用于教學、會場、現(xiàn)代辦公、家居生活等領域。 　　工作于2.4 GHz的ISM。頻段有4億個可用地址碼，可通過跳頻詢
  • 關鍵字： ATmega8  MCU  nRF24L01  

【從零開始走進FPGA】美好開始——我流啊流啊流

  • 　　按照基于Windows的語言(C、C++、C#)等編程語言的初學入門教程，第一個歷程應該是“Hello World!”的例程。但由于硬件上的驅動難易程度，此例程將在在后續(xù)章程中推出。硬件工程師學習開發(fā)板的第一個例程：流水燈，一切美好的開始。 　　本章將會在設計代碼的同時，講解Quartus II 軟件的使用，后續(xù)章節(jié)中只講軟件的思想，以及解決方案，不再做過多的累贅描述。 　　一、Step By Step 建立第一個工程 　　(1)建立第一個工程，F(xiàn)ile-New-New
  • 關鍵字： FPGA  Quartus II  

基于FPGA的跨時鐘域信號處理——MCU

  • 　　說到異步時鐘域的信號處理，想必是一個FPGA設計中很關鍵的技術，也是令很多工程師對FPGA望而卻步的原因。但是異步信號的處理真的有那么神秘嗎?那么就讓特權同學和你一起慢慢解開這些所謂的難點問題，不過請注意，今后的這些關于異步信號處理的文章里將會重點從工程實踐的角度出發(fā)，以一些特權同學遇到過的典型案例的設計為依托，從代碼的角度來剖析一些特權同學認為經(jīng)典的跨時鐘域信號處理的方式。這些文章都是即興而寫，可能不會做太多的分類或者歸納，也有一些特例，希望網(wǎng)友自己把握。 　　另外，關于異步時鐘域的話題，推薦大家
  • 關鍵字： FPGA  MCU  

跨越鴻溝：同步世界中的異步信號

  • 　　只有最初級的邏輯電路才使用單一的時鐘。大多數(shù)與數(shù)據(jù)傳輸相關的應用都有與生俱來的挑戰(zhàn)，即跨越多個時鐘域的數(shù)據(jù)移動，例如磁盤控制器、CDROM/DVD 控制器、調制解調器、網(wǎng)卡以及網(wǎng)絡處理器等。當信號從一個時鐘域傳送到另一個時鐘域時，出現(xiàn)在新時鐘域的信號是異步信號。 　　在現(xiàn)代 IC、ASIC 以及 FPGA 設計中，許多軟件程序可以幫助工程師建立幾百萬門的電路，但這些程序都無法解決信號同步問題。設計者需要了解可靠的設計技巧，以減少電路在跨時鐘域通信時的故障風險。 　　基礎 　　從事多時鐘設計的第一
  • 關鍵字： FPGA   異步信號  FIFO   

零基礎學FPGA（十）初入江湖之i2c通信

  • 　　相信學過單片機的同學對I2C總線都不陌生吧，今天我們來學習怎么用verilog語言來實現(xiàn)它，并在FPGA學習版上顯示。 　　i2c總線在近年來微電子通信控制領域廣泛采用的一種新型的總線標準，他是同步通信的一種特殊方式，具有接口少，控制簡單，器件封裝形式小，通信速率高等優(yōu)點。在主從通信中，可以有多個i2c總線器件同時接到i2c總線上，所有與i2c兼容的器件都有標準的接口，通過地址來識別通信對象，使他們可以經(jīng)由i2c總線互相直接通信。 　　i2c總線由兩條線控制，一條時鐘線SCL，一條數(shù)據(jù)線SDA，這
  • 關鍵字： FPGA  i2c  verilog  

智能醫(yī)療成風口 IC設計企業(yè)如何站位？

  • 　　市場研究機構ICInsights最新報告稱，中國IC設計企業(yè)在2014年全球前五十無晶圓廠IC供應商排行榜上占據(jù)9個席位。這9家廠商包括海思、展訊、大唐微、南瑞智芯、華大、中興、瑞芯微、銳迪科、全志。而2009年只有1家企業(yè)入圍，這表明中國無晶圓廠IC產業(yè)確實成長顯著。 　　然而，上述9家入圍企業(yè)中，有5家都聚焦于目前最熱門的智能手機市場。當然，這些年智能手機終端產業(yè)確實增長迅速，也為中國IC設計提供了發(fā)展空間和機遇。但我國擁有的是全球最大的信息消費市場，每年進口集成電路產品超過2000億美元，對I
  • 關鍵字： 海思  展訊  FPGA  

Ambiq Micro的Apollo微控制器降低功耗達10倍重新定義“低功率”

  • 　　超低功耗集成電路領導廠商Ambiq Miacro公司發(fā)布4款Apollo系列32位ARM? Cortex-M4F微控制器(MCU)產品，在真實世界應用中，其功耗通常比性能相近的其它MCU產品降低5至10倍，使得可穿戴電子產品和其它電池供電應用的電池壽命大大延長。Ambiq使用專利亞閾值功率優(yōu)化技術(Subthreshold Power Optimized Technology, SPOT)平臺來實現(xiàn)驚人的功耗降低。 　　原本設計為使用電池能運作數(shù)天或數(shù)周的可穿戴設備，可經(jīng)過設計或重新設計運作
  • 關鍵字： Ambiq  ARM  MCU  

FPGA時序約束的6種方法

  • 　　對自己的設計的實現(xiàn)方式越了解，對自己的設計的時序要求越了解，對目標器件的資源分布和結構越了解，對EDA工具執(zhí)行約束的效果越了解，那么對設計的時序約束目標就會越清晰，相應地，設計的時序收斂過程就會更可控。 　　下文總結了幾種進行時序約束的方法。按照從易到難的順序排列如下： 　　0.核心頻率約束 　　這是最基本的，所以標號為0. 　　1.核心頻率約束+時序例外約束 　　時序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay.但這還不是最完整的時序約束
  • 關鍵字： FPGA  時序約束  

零基礎學FPGA（九）牛刀小試——串行口通信電路設計

  • 　　以前在學單片機的時候，覺得串口通信其實很簡單，只要一個指令數(shù)據(jù)就能輕易的接收或者發(fā)送。前幾天試著用FPGA實現(xiàn)，發(fā)現(xiàn)里面的學問還不少，并沒有想象的那么簡單。當然代碼肯定是參考別人的，不過我還是認真研究了整段代碼的，下面的程序就是我在看懂了別人代碼后自己敲的，花了也不少時間，理解的也差不多，下面我就在這里給那些和我一樣的初學者介紹一下吧，解釋的不對的地方還望各位大神指正，大家好一起學習~ 　　1、頂層模塊 　　寫程序都一樣，不能多有的程序都寫在一個模塊里，那樣看起來很麻煩，出了錯誤也不好維護，對于一
  • 關鍵字： FPGA  狀態(tài)機  

【從零開始走進FPGA】路在何方——Verilog快速入門

  • 　　一、關于HDL 　　1. HDL簡介 　　HDL ： Hardware Discription Language 硬件描述語言，即描述FPGA/CPLD內部邏輯門的工作狀態(tài)，來實現(xiàn)一定電路。 　　隨著EDA技術的發(fā)展，使用硬件語言設計PLD/FPGA成為一種趨勢。目前硬件描述語言有VHDL、Verilog、Superlog、System C、Cynlib C++、C Level等。 各種語言有各種優(yōu)勢，根據(jù)業(yè)界應用而定。 　　2. VHDL和Verilog區(qū)別 　　在業(yè)界，VHDL和Veri
  • 關鍵字： FPGA  Verilog  

不同的verilog代碼風格看RTL視圖之一

  • 　　剛開始玩CPLD/FPGA開發(fā)板的時候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點稍微復雜的程序，如果不注意coding style，很容易就溢出了。當時做一個三位數(shù)的解碼基本就讓我苦死了，對coding style的重要性也算是有一個比較深刻的認識了。 　　后來因為一直在玩xilinx的spartan3 xc3s400，這塊芯片資源相當豐富，甚至于我在它里面緩存了一幀640*480*3/8BYTE的數(shù)據(jù)都沒有問題(VGA顯示用)。而最近
  • 關鍵字： FPGA  verilog  RTL  

解讀verilog代碼的一點經(jīng)驗

  • 　　學習FPGA其實也不算久，開始的時候參考別人的代碼并不多，大多是自己寫的，那時候做時序邏輯多一些。參加了中嵌的培訓班，一個多月的時間在熟悉ISE軟件的使用以及verilog語法方面下了苦功，也參考了不少書，算是為自己打下了比較好的基礎。因為那時候培訓的方向是軟件無線電方面的，所以做了很多有關的模塊程序，之前的日志里也發(fā)表了很多，關鍵是一個興趣，感覺仿真后看到自己的一個個算法思想得到實現(xiàn)真有成就感。后來停了一段時間，因為實在沒有比較有意思的活干了。 　　直到前段時間開始使用SP306的開發(fā)板，然后會參
  • 關鍵字： FPGA  verilog  

CPLD對FPGA從并快速加載的解決方案

  • 　　現(xiàn)場可編程門陣列(FPGA)作為專用集成電路(ASIC)領域的一種半定制電路，可以根據(jù)設計的需要靈活實現(xiàn)各種接口或者總線的輸出，在設備端的通信產品中已得到越來越廣泛的使用。FPGA是基于靜態(tài)隨機存儲器(SRAM)結構的，斷電后程序丟失后的每次上電都需要重新加載程序。且隨著FPGA規(guī)模的升級，加載程序的容量也越來越大，如Xilinx公司的Spartan - 6系列中的6SLX150T，其加載容量最大可以達到4.125 MB. 　　1 FPGA常用配置方式 　　FPGA的配置數(shù)據(jù)通常存放在系統(tǒng)中的存儲
  • 關鍵字： CPLD  FPGA  modelsim   

FPGA電源設計適合并行工程嗎？

  • 　　如果設計師可以在開發(fā)過程早期就滿足基于FPGA的設計，提出的功耗要求和約束條件，那么在系統(tǒng)的最終實現(xiàn)階段就能形成極具競爭力的優(yōu)勢。然而，根據(jù)整個技術文獻中這種自我暗示式的反復禱告，今天基于FPGA的系統(tǒng)中還有什么會使得完全遵循這個建議變得不切實際或過于困難呢?盡管能夠使用各種開發(fā)工具，如專門針對FPGA項目開發(fā)的早期功耗預估器和功耗分析器，但對電源設計師來說，在設計過程早期就考慮最壞情況而不是最佳情況的電源系統(tǒng)是有好處的，因為在許多方面仍有太多的不確定性，比如在硬件設計完成和功耗可以測量之前，靜態(tài)小電
  • 關鍵字： FPGA  電源設計  

基于單片機和FPGA設計的程控濾波器

  • 　　以單片機和可編程邏輯器件(FPGA)為控制核心，設計了一個程控濾波器，實現(xiàn)了小信號程控放大、程控調整濾波器截止頻率和幅頻特性測試的功能。其中放大模塊由可變增益放大器AD603實現(xiàn)，最大增益60dB，10dB步進可調，增益誤差小于1%.程控濾波模塊由MAX297低通濾波、TLC1068高通濾波及橢圓低通濾波器構成，濾波模式用模擬開關選擇。本系統(tǒng)程控調整有源濾波的-3dB截止頻率，使其在1~30kHz范圍內可調，誤差小于1.5%.此外，采用有效值采樣芯片AD637及12位并行A/D轉換器MAX120實現(xiàn)了
  • 關鍵字： 單片機  FPGA  AD637  
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