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基于FPGA的毫米波多目標(biāo)信號(hào)形成技術(shù)的研究

毫米波多目標(biāo)信號(hào)發(fā)生器通過(guò)模擬的方法產(chǎn)生多種類型高精度的雷達(dá)多目標(biāo)回波信號(hào)，在實(shí)際雷達(dá)系統(tǒng)前端不具備的條件下對(duì)雷達(dá)系統(tǒng)后級(jí)進(jìn)行調(diào)試，便于制導(dǎo)武器的性能測(cè)試，大大加快新武器的研制進(jìn)程。毫米波多目標(biāo)信號(hào)產(chǎn)生的關(guān)鍵是要求回波信號(hào)距離分辨率極高，常規(guī)的多目標(biāo)信號(hào)產(chǎn)生方法如使用數(shù)字延時(shí)線產(chǎn)生多目標(biāo)之間的延時(shí)，其控制不靈活，并且有些延時(shí)線需要接ECL電源，使用不方便也增加了設(shè)計(jì)的復(fù)雜度。使用分立元件實(shí)現(xiàn)延時(shí)則使電路元件過(guò)多，電路的穩(wěn)定性及延時(shí)的精確性也會(huì)大大降低。本文介紹一種新的產(chǎn)生毫米波雷達(dá)模擬器的多目標(biāo)信號(hào)的方法
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FPGA 設(shè)計(jì)的四種常用思想與技巧

　　本文討論的四種常用FPGA/CPLD設(shè)計(jì)思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD 邏輯設(shè)計(jì)的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計(jì)思想能在FPGA/CPLD設(shè)計(jì)工作種取得事半功倍的效果。　　FPGA/CPLD的設(shè)計(jì)思想與技巧是一個(gè)非常大的話題，由于篇幅所限，本文僅介紹一些常用的設(shè)計(jì)思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識(shí)地利用這些原則指導(dǎo)日后的設(shè)計(jì)工作，將取得事半功倍的效果！乒乓操作
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大型設(shè)計(jì)中FPGA的多時(shí)鐘策略

　　利用FPGA 實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA 具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA 設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過(guò)程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線，本文將對(duì)這些設(shè)計(jì)策略深入闡述。　　FPGA 設(shè)計(jì)的第一步是決定需要什么樣的時(shí)鐘速率，設(shè)計(jì)中最快的時(shí)鐘將確定FPGA 必須能處理的時(shí)鐘速率。最快時(shí)鐘速率由設(shè)計(jì)中兩個(gè)觸發(fā)器之間一個(gè)信號(hào)的傳輸時(shí)間P 來(lái)決定，如果P 大于時(shí)鐘周期T，則當(dāng)信號(hào)在一個(gè)觸發(fā)
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自適應(yīng)算術(shù)編碼的FPGA實(shí)現(xiàn)

　　算術(shù)編碼是一種無(wú)失真的編碼方法，能有效地壓縮信源冗余度，屬于熵編碼的一種。算術(shù)編碼的一個(gè)重要特點(diǎn)就是可以按分?jǐn)?shù)比特逼近信源熵，突破了Haffman編碼每個(gè)符號(hào)只不過(guò)能按整數(shù)個(gè)比特逼近信源熵的限制。對(duì)信源進(jìn)行算術(shù)編碼，往往需要兩個(gè)過(guò)程，第一個(gè)過(guò)程是建立信源概率表，第二個(gè)過(guò)程是對(duì)信源發(fā)出的符號(hào)序列進(jìn)行掃描編碼。而自適應(yīng)算術(shù)編碼在對(duì)符號(hào)序列進(jìn)行掃描的過(guò)程中，可一次完成上述兩個(gè)過(guò)程，即根據(jù)恰當(dāng)?shù)母怕使烙?jì)模型和當(dāng)前符號(hào)序列中各符號(hào)出現(xiàn)的頻率，自適應(yīng)地調(diào)整各符號(hào)的概率估計(jì)值，同時(shí)完成編碼。盡管從編碼效率上看不如已
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ARM推出首款基于ARMv7架構(gòu)的處理器

ARM 公司發(fā)布了最新的Cortex-A8TM處理器，它將給消費(fèi)和低功耗移動(dòng)產(chǎn)品帶來(lái)重大變革，使得最終用戶可以享受到更高水準(zhǔn)的娛樂(lè)和創(chuàng)新。在于加利福尼亞州圣塔克萊拉市舉行的第二屆ARM®開發(fā)者年度大會(huì)上發(fā)布的ARM Cortex-A8處理器最高能達(dá)到2000DMIPS，使它成為運(yùn)行多通道視頻、音頻和游戲應(yīng)用的要求越來(lái)越高的消費(fèi)產(chǎn)品的最佳選擇。在65納米工藝下，ARM Cortex-A8處理器的功耗不到300毫瓦，能夠提供業(yè)界領(lǐng)先的性能和功耗效率。ARM Cortex-A8處理器第一次為低費(fèi)用、高容
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HDLC控制協(xié)議的FPGA設(shè)計(jì)與實(shí)現(xiàn)

設(shè)計(jì)了一種基于ＦＰＧＡ的ＨＤＬＣ協(xié)議控制系統(tǒng)?該系統(tǒng)可有效利用ＦＰＧＡ片內(nèi)硬件資源，無(wú)需外圍電路，高度集成且操作簡(jiǎn)單。重點(diǎn)對(duì)協(xié)議的ＣＲＣ校驗(yàn)及“０”比特插入模塊進(jìn)行了介紹，給出了相應(yīng)的ＶＨＤＬ代碼及功能仿真波形圖。
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基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)

提出了一種基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)的設(shè)計(jì)方案，并對(duì)其中的低電壓差分信號(hào)（LVDS）傳輸方式、FPGA功能模塊以及USB傳輸模塊等進(jìn)行了介紹。
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基于FPGA的數(shù)字復(fù)接系統(tǒng)幀同步器設(shè)計(jì)與實(shí)現(xiàn)

介紹了應(yīng)用ＦＰＧＡ技術(shù)進(jìn)行幀同步器設(shè)計(jì)的實(shí)現(xiàn)原理、系統(tǒng)框圖及設(shè)計(jì)中需要注意的問(wèn)題，給出了用ＶＨＤＬ描述的幾個(gè)模塊的源代碼。
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全新ARM API減少消費(fèi)電子產(chǎn)品程序開發(fā)周期

全新TrustZone軟件應(yīng)用程序接口為開發(fā)針對(duì)多種硬件安全平臺(tái)的安全應(yīng)用提供了開發(fā)的、可共用的框架今天，ARM公司發(fā)布了其TrustZone 軟件技術(shù)的全新應(yīng)用程序接口（API）。這一全新的API現(xiàn)在已經(jīng)可以免費(fèi)從ARM公司獲得，它能夠使軟件和硬件開發(fā)者編寫的單個(gè)應(yīng)用程序可以被應(yīng)用于在大量設(shè)備中使用的不同安全平臺(tái)，這些設(shè)備包括手機(jī)、便攜式媒體播放器、機(jī)頂盒及家庭網(wǎng)關(guān)。這一全新API的發(fā)布將全面降低應(yīng)用程序的開發(fā)時(shí)間和成本。 ARM® T
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ARM宣布免費(fèi)網(wǎng)絡(luò)下載ARM處理器技術(shù)

突破性的商業(yè)模式拓展了現(xiàn)有的ARM代工計(jì)劃，可迅速向全世界眾多設(shè)計(jì)團(tuán)隊(duì)提供ARM7TDMI處理器技術(shù)ARM 公司宣布了其全新的DesignStart計(jì)劃，將向設(shè)計(jì)開發(fā)者提供基于臺(tái)積電（TSMC）、聯(lián)華電子（UMC）、中芯國(guó)際（SMIC）和特許半導(dǎo)體（Chartered Semiconductor）代工廠技術(shù)的ARM7TDMI®處理器技術(shù)。這一計(jì)劃將利用Artisan®物理IP產(chǎn)品分發(fā)的網(wǎng)絡(luò)渠道，免費(fèi)發(fā)送ARM7TDMI處理器的DesignStart工具包。這將使得設(shè)計(jì)團(tuán)隊(duì)能夠
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基于C的設(shè)計(jì)方式簡(jiǎn)化FPGA/協(xié)處理器混合平臺(tái)軟硬件協(xié)同設(shè)計(jì)

基于C的設(shè)計(jì)方式簡(jiǎn)化FPGA/協(xié)處理器混合平臺(tái)軟硬件協(xié)同設(shè)計(jì) 在最近幾年中日益流行在高性能嵌入式應(yīng)用中使用現(xiàn)場(chǎng)可編程門陣列（FPGA）。FPGA已經(jīng)被證明有能力處理各種不同的任務(wù)，從相對(duì)簡(jiǎn)單的控制功能到更加復(fù)雜的算法操作。雖然FPGA在某些功能上比設(shè)計(jì)專用ASIC硬件具有時(shí)間和成本上的優(yōu)勢(shì)，但在面向軟件應(yīng)用中FPGA比傳統(tǒng)處理器和DSP的優(yōu)勢(shì)并沒(méi)有體現(xiàn)出來(lái)。這很大程度上是由于過(guò)去割裂了硬件和軟件開發(fā)工具和方法之間的關(guān)系?！　∪欢罱麱PGA在面向軟件設(shè)計(jì)工具方面的發(fā)展，及器件容量的持續(xù)增
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下一代32位架構(gòu)：在性能與功能之間尋求平衡

下一代32位架構(gòu)：在性能與功能之間尋求平衡　 ARM一直致力于以最低的成本和功耗追求更高的性能。這一努力已經(jīng)通過(guò)連續(xù)一代又一代處理器內(nèi)核的發(fā)布得到了實(shí)現(xiàn)，每一代新的處理器內(nèi)核都會(huì)引入新的流水線設(shè)計(jì)、新的指令集以及新的高速緩存結(jié)構(gòu)。這促成了眾多創(chuàng)新移動(dòng)產(chǎn)品的誕生，并且推動(dòng)了ARM架構(gòu)向性能、功耗以及成本之間的完美平衡發(fā)展?！　RM合作伙伴對(duì)處理器的需求跨度很大，性能要求可能從1MHz~1GHz以上各有不同，指令流水線的設(shè)計(jì)要求也各有不同，某些低端系統(tǒng)的成本控制非常嚴(yán)格，而一些非常復(fù)雜的設(shè)計(jì)需
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下一代32位架構(gòu)：在性能與功能之間尋求平衡

下一代32位架構(gòu)：在性能與功能之間尋求平衡　ARM一直致力于以最低的成本和功耗追求更高的性能。這一努力已經(jīng)通過(guò)連續(xù)一代又一代處理器內(nèi)核的發(fā)布得到了實(shí)現(xiàn)，每一代新的處理器內(nèi)核都會(huì)引入新的流水線設(shè)計(jì)、新的指令集以及新的高速緩存結(jié)構(gòu)。這促成了眾多創(chuàng)新移動(dòng)產(chǎn)品的誕生，并且推動(dòng)了ARM架構(gòu)向性能、功耗以及成本之間的完美平衡發(fā)展?！　RM合作伙伴對(duì)處理器的需求跨度很大，性能要求可能從1MHz~1GHz以上各有不同，指令流水線的設(shè)計(jì)要求也各有不同，某些低端系統(tǒng)的成本控制非常嚴(yán)格，而一些非常復(fù)雜的設(shè)計(jì)需
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FPGA紅了，工具廠商笑了

FPGA紅了，工具廠商笑了Cool FPGAs Make Tool Vendors Laugh據(jù)Gartner Dataquest在去年美國(guó)DAC(設(shè)計(jì)自動(dòng)化年會(huì))期間公布的數(shù)據(jù)，每年采用ASIC開始進(jìn)行設(shè)計(jì)的數(shù)量在逐年下降，取而代之的是ASSP（特殊應(yīng)用標(biāo)準(zhǔn)產(chǎn)品），如圖1。由于深亞微米（DSM）制程以后，ASIC的開發(fā)成本不斷上升，因此標(biāo)準(zhǔn)產(chǎn)品中的FPGA是理想的選擇之一（如圖2）。FPGA的應(yīng)用領(lǐng)域不斷擴(kuò)大，未來(lái)，消費(fèi)電子（例如HDTV、無(wú)線路由器）和汽車電子是所有應(yīng)用中成長(zhǎng)最快的（如圖3）。人們期盼
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平臺(tái) FPGA 的發(fā)展帶來(lái)了什么？

平臺(tái) FPGA 的發(fā)展帶來(lái)了什么？ Will The Evolution of Platform FPGAs? 當(dāng)今多平臺(tái) FPGA 動(dòng)搖 ASIC/ASSP 供應(yīng)商。作者 Richard Sevcik 賽靈思公司可編程邏輯系統(tǒng)與知識(shí)產(chǎn)權(quán)/內(nèi)核及軟件解決方案部執(zhí)行副總裁　　有關(guān) FPGA 是否是 ASIC 和 ASSP 可行替代品的爭(zhēng)論已經(jīng)持續(xù)了近十年。iSupply、Gartner Dataquest 及其它業(yè)界分析師的研究表明當(dāng)前正處在 ASIC 設(shè)計(jì)新客戶不斷減少，F(xiàn)PGA 設(shè)計(jì)新客戶
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