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IAR Systems發(fā)布IAR PowerPac TCP/IP for ARM

　　IAR Systems發(fā)布TCP/IP協(xié)議棧，配套使用于IAR PowerPac™ RTOS，為使用IAR Embedded Workbench® for ARM集成開發(fā)環(huán)境的開發(fā)者提供了一個(gè)簡(jiǎn)便易用的TCP/IP協(xié)議。它特別適用于需要與電腦網(wǎng)絡(luò)(比如Internet)方便連接的便攜式產(chǎn)品開發(fā)。　　有了TCP/IP協(xié)議模塊，IAR PowerPac就包括了把全套的TCP/IP協(xié)議移植到ARM芯片上的所有必要組件。IAR PowerPac TCP/IP協(xié)議在運(yùn)行時(shí)可配置，適用于帶
關(guān)鍵字：通訊無線網(wǎng)絡(luò) IAR Systems TCP/IP ARM 通信基礎(chǔ)

基于FPGA的32Kbit/s CVSD語音編解碼器的實(shí)現(xiàn)

筆者結(jié)合FPGA的靈活性、強(qiáng)大的數(shù)字信號(hào)處理能力、較短的開發(fā)周期，提出了基于FPGA的32 Kbit/s CVSD語音編解碼器。
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采用AVR單片機(jī)對(duì)FPGA進(jìn)行配置

Altera公司的ACEX、FLEX等系列的FPGA芯片應(yīng)用廣泛，但其FPGA基于SRAM結(jié)構(gòu)，決定電路邏輯功能的編程數(shù)據(jù)存儲(chǔ)于SRAM中。由于SRAM的易失性，每次上電時(shí)必須重新把編程數(shù)據(jù)裝載到SRAM中，這一過程就是FPGA的配置過程。FPGA的配置分為主動(dòng)式和被動(dòng)式。在主動(dòng)模式下，F(xiàn)PGA上電后主動(dòng)將配置數(shù)據(jù)從專用的EPROM(如EPC1，EPC2等)加載到SRAM中。被動(dòng)模式下，F(xiàn)PGA為從屬器件，由相應(yīng)的控制電路或微處理器控制配置過程，包括通過下載
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FPGA的堆疊封裝，欲革背板與SoC的命

　　FPGA最基本的應(yīng)用是橋接。隨著FPGA的門數(shù)不斷提高，雄心勃勃的FPGA巨頭們?cè)缫巡粷M足這些，他們向著信號(hào)處理、互聯(lián)性和高速運(yùn)算方向發(fā)展。未來，F(xiàn)PGA還有望與模擬和存儲(chǔ)器廠商合作，做出SIP（堆疊封裝）。　　最近，筆者訪問了Xilinx公司的CTO Ivo Bolsens，他說未來的FPGA一方面是在功耗、性能、價(jià)格方面進(jìn)行不停地改進(jìn)，未來將出現(xiàn)革命性的變化就是利用推迭封裝（SIP），一個(gè)封裝里面放多個(gè)裸片的技術(shù)，那么FPGA平臺(tái)可能就會(huì)成為一個(gè)標(biāo)準(zhǔn)的、虛擬的SoC（Virtual SoC）的
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基于FPGA的計(jì)算機(jī)防視頻信息泄漏系統(tǒng)設(shè)計(jì)

　　假如顯示終端為數(shù)字微鏡DMD(Digital MicromirrorDevice)顯示器。該顯示器將計(jì)算機(jī)每個(gè)像素點(diǎn)的圖像信號(hào)經(jīng)過數(shù)字光處理DLP(Digital Light Processing)后，存入SDRAM雙向緩存器，當(dāng)一幀圖像接收完畢時(shí)，內(nèi)部數(shù)據(jù)處理電路同時(shí)激發(fā)各像素點(diǎn)對(duì)應(yīng)的微鏡運(yùn)動(dòng)，完成一幀圖像的顯示。DMD顯示器峰值數(shù)字驅(qū)動(dòng)電壓不超過33.5V，電磁輻射很低，且各微鏡片同時(shí)驅(qū)動(dòng)，形成相互干擾的向外輻射信號(hào)，解碼難度極大，從而使其成為無信息泄漏的顯示器。此時(shí)，視頻電纜的輻射在整個(gè)視頻通路
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) FPGA 視頻信息 MCU和嵌入式微處理器

嵌入式系統(tǒng)中從串配置FPGA的實(shí)現(xiàn)

　　本文主要論述在ARM嵌入式系統(tǒng)中如何實(shí)現(xiàn)FPGA從串配置的方法，將系統(tǒng)程序及配置數(shù)據(jù)存儲(chǔ)在系統(tǒng)Flash中，利用ARM的通用I/O口產(chǎn)生配置時(shí)序，省去專用的配置PROM。　　文中ARM微處理器采用samsung公司的ARM7TDMI系列中的S3C4480X，F(xiàn)PGA采用xilinx 　　公司spartan3E系列中的XC3S100E，詳細(xì)討論FPGA的從串配置的時(shí)序，同時(shí)論述S3C4480X從串配置spartan3E系列FPGA的軟、硬件實(shí)現(xiàn)方法。實(shí)踐證明，該方法在成本、體積、靈活性上均具有優(yōu)勢(shì)
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ARM應(yīng)對(duì)Intel移動(dòng)計(jì)算處理市場(chǎng)挑戰(zhàn)

隨著便攜產(chǎn)品的普及以及人們對(duì)便攜產(chǎn)品的依賴程度加劇，便攜產(chǎn)品逐漸成為電子產(chǎn)品的主導(dǎo)，而便攜產(chǎn)品不斷增加的功能對(duì)移動(dòng)處理提出了越來越苛刻的要求，最終將主要的壓力集中在了處理器這個(gè)移動(dòng)計(jì)算處理的核心器件上。談到核心處理器，Intel是許多人第一個(gè)想到的名字，但
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ARM針對(duì)嵌入式軟件分析發(fā)布RealView Profiler

ARM公司近日在美國(guó)加州圣克拉拉（Santa Clara）舉行的ARM開發(fā)者大會(huì)上發(fā)布了RealView? Profiler，這一獨(dú)一無二的工具被專門設(shè)計(jì)用來實(shí)現(xiàn)對(duì)那些工作量從幾分鐘、幾小時(shí)到幾天的實(shí)際系統(tǒng)進(jìn)行軟件性能和代碼覆蓋的非侵入分析。通過這個(gè)工具，開發(fā)者們能將他們的應(yīng)用程序性能顯著提高20%以上，同時(shí)將ROM的尺寸減少20%。RealView Profiler同樣包括了對(duì)statement及分支代碼覆蓋的綜合分析，使得軟件測(cè)試達(dá)到100
關(guān)鍵字：測(cè)試測(cè)量 ARM RealView Profiler 嵌入式軟件 MCU和嵌入式微處理器

基于FPGA的TDI－CCD時(shí)序電路的設(shè)計(jì)

文中較為詳細(xì)地介紹了TDI-CCD的結(jié)構(gòu)和工作原理，并根據(jù)工程項(xiàng)目所使用的IL－E2 TDI-CCD的特性，設(shè)計(jì)了一種基于現(xiàn)場(chǎng)可編程門陣列 (FPGA) 的TDI-CCD時(shí)序電路
關(guān)鍵字： FPGA CCD TDI 時(shí)序電路

在嵌入式系統(tǒng)中用FPGA進(jìn)行開發(fā)的幾個(gè)發(fā)展方向

顧名思義，嵌入式系統(tǒng)指的是嵌入到系統(tǒng)內(nèi)部的計(jì)算機(jī)系統(tǒng)，是面向特定應(yīng)用設(shè)計(jì)的專用計(jì)算機(jī)系統(tǒng)。早期的嵌入式系統(tǒng)一般是以通用處理器或單片機(jī)為核心，在外圍電路中加入存儲(chǔ)器、功率驅(qū)動(dòng)器、通信接口、顯示接口、人機(jī)輸入接口等外圍接口，再加上應(yīng)用軟件，有些還加上了嵌入式操作系統(tǒng)，從而構(gòu)成完整的系統(tǒng)。　　隨著微電子技術(shù)的進(jìn)步，SoC已經(jīng)在很多應(yīng)用中取代了傳統(tǒng)的以單片機(jī)為中心的架構(gòu)，將很多外設(shè)和存儲(chǔ)器集成在一個(gè)芯片中，使系統(tǒng)的
關(guān)鍵字：嵌入式系統(tǒng) FPGA MCU和嵌入式微處理器

基于ARM的智能電子提花機(jī)控制系統(tǒng)設(shè)計(jì)

　　引言　　提花就是在織物的織造過程中對(duì)經(jīng)線的升降加以控制，使其具有凹凸不平的立體感。隨著電子技術(shù)的發(fā)展，紡織提花技術(shù)由最初的機(jī)械選針方式發(fā)展到現(xiàn)在的電磁選針方式。電子提花與機(jī)械提花相比，結(jié)構(gòu)較為簡(jiǎn)單，花型控制更為靈活可靠。電子提花又有基于工控機(jī)和基于嵌入式單片機(jī)兩種方案，后者比前者在可靠性、成本等方面更具有優(yōu)勢(shì)。　　1 電子提花機(jī)嵌入式控制系統(tǒng)硬件設(shè)計(jì) 　　設(shè)計(jì)方案中，本文采用了核心板+底板的方式。在不修改核心板電路圖的情況下，只要改變底板的功能單元，就可以方便得對(duì)系統(tǒng)的外圍接口進(jìn)行擴(kuò)展。有
關(guān)鍵字：工業(yè)控制 ARM 智能電子提花機(jī)控制系統(tǒng) 數(shù)據(jù)采集

FPGA助力高端存儲(chǔ)器接口設(shè)計(jì)

高性能系統(tǒng)設(shè)計(jì)師在滿足關(guān)鍵時(shí)序余量的同時(shí)要力爭(zhēng)獲得更高性能，而存儲(chǔ)器接口設(shè)計(jì)則是一項(xiàng)艱巨挑戰(zhàn)。雙倍數(shù)據(jù)速率SDRAM和4倍數(shù)據(jù)速率SDRAM都采用源同步接口來把數(shù)據(jù)和時(shí)鐘(或選通脈沖)由發(fā)射器傳送到接收器。接收器接口內(nèi)部利用時(shí)鐘來鎖存數(shù)據(jù)，此舉可消除接口控制問題(例如在存儲(chǔ)器和FPGA間的信號(hào)傳遞時(shí)間)，但也為設(shè)計(jì)師帶來了必須解決的新挑戰(zhàn)。關(guān)鍵問題之一就是如何滿足各種讀取數(shù)據(jù)捕捉需求以實(shí)現(xiàn)高速接口。隨著數(shù)據(jù)有效窗越來越小，該問題也益發(fā)重要；同時(shí)，更具挑戰(zhàn)性的問題是，如何讓接收到的時(shí)鐘與數(shù)據(jù)中
關(guān)鍵字： FPGA 存儲(chǔ)器接口模擬IC

FPGA助力高端存儲(chǔ)器接口設(shè)計(jì)

　　高性能系統(tǒng)設(shè)計(jì)師在滿足關(guān)鍵時(shí)序余量的同時(shí)要力爭(zhēng)獲得更高性能，而存儲(chǔ)器接口設(shè)計(jì)則是一項(xiàng)艱巨挑戰(zhàn)。雙倍數(shù)據(jù)速率SDRAM和4倍數(shù)據(jù)速率SDRAM都采用源同步接口來把數(shù)據(jù)和時(shí)鐘(或選通脈沖)由發(fā)射器傳送到接收器。接收器接口內(nèi)部利用時(shí)鐘來鎖存數(shù)據(jù)，此舉可消除接口控制問題(例如在存儲(chǔ)器和FPGA間的信號(hào)傳遞時(shí)間)，但也為設(shè)計(jì)師帶來了必須解決的新挑戰(zhàn)。　　關(guān)鍵問題之一就是如何滿足各種讀取數(shù)據(jù)捕捉需求以實(shí)現(xiàn)高速接口。隨著數(shù)據(jù)有效窗越來越小，該問題也益發(fā)重要;同時(shí)，更具挑戰(zhàn)性的問題是，如何讓接收到的時(shí)鐘與數(shù)據(jù)中心
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) FPGA 存儲(chǔ)器接口存儲(chǔ)器

用FPGA實(shí)現(xiàn)數(shù)據(jù)遠(yuǎn)距離的高精度傳輸

　　1 意義　　簡(jiǎn)單的多機(jī)間數(shù)據(jù)通信在我們的設(shè)計(jì)中很普遍，一般情況下數(shù)據(jù)傳輸距離很短，不會(huì)超過百十m，因此僅采用雙絞線加RS232或RS485標(biāo)準(zhǔn)就可以有效傳輸。但有時(shí)多機(jī)之間的距離也會(huì)很遠(yuǎn)，如我們所設(shè)計(jì)的一個(gè)氣象項(xiàng)目，就要求子站遍布在基站1km范圍內(nèi)。因此在考慮成本、不增加很多設(shè)備的前提下，有效防止噪聲干擾，保證子站與基站的數(shù)據(jù)高精確傳輸就很重要。　　　　通常多機(jī)短距通信中，可以在收發(fā)端加入奇校驗(yàn)、累加和校驗(yàn)等出錯(cuò)就重發(fā)的防噪聲措施;但以上措施都只能檢錯(cuò)，不能糾錯(cuò)，也就是說傳輸過程
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) FPGA 數(shù)據(jù) 傳輸 MCU和嵌入式微處理器

基于ARM處理器的MVB 2類設(shè)備研究

　　1 引言　　列車需要傳輸大量的設(shè)備控制和旅客服務(wù)信息，隨著這些信息的數(shù)量和種類不斷地增長(zhǎng)，迫切需要一種大容量，高速度的信息傳輸系統(tǒng)。為此，國(guó)際電工委員會(huì)(IEC)制定了一項(xiàng)用于規(guī)范車載設(shè)備數(shù)據(jù)通信的標(biāo)準(zhǔn)——IEC61375(列車通信網(wǎng)標(biāo)準(zhǔn))，即TCN標(biāo)準(zhǔn)，該標(biāo)準(zhǔn)于1999年6月成為國(guó)際標(biāo)準(zhǔn)。目前國(guó)際上主要的TCN產(chǎn)品供應(yīng)商是德國(guó)西門子和瑞士Duagon公司，國(guó)內(nèi)的株洲電力機(jī)車研究所和大連北車集團(tuán)電力牽引研究所等單位進(jìn)行了大量的TCN相關(guān)研究工作并取得了豐碩的科研成果。　　TCN標(biāo)準(zhǔn)推薦在機(jī)車
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